Сигнальные процессоры. Аксенов В.П. - 37 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

37
CMS
,
PMS
при обращении к внешней памяти программ или
CMS
,
DMS
при
обращении к внешней памяти данных. С помощью сигнала шины управления в
микропроцессорной системе можно организовать любую комбинацию совмест-
ного использования четырех областей – байтовой памяти, памяти программ,
памяти данных и портов ввода-вывода. Количество используемых областей
определяется программно в регистре 0x3FE6 при начальной инициализации
системных переменных и должно соответствовать применяемой электрической
схеме.
Сигнальный процессор может работать в одном из двух вариантов орга-
низации памяти – полном и хост-режиме. Выбор варианта определяется со-
стоянием сигнала MODE C на входе процессора во время сброса системы. В
полном режиме (Full Memory Mode) максимально используются внешние шины
данных и адреса микросхемы (рис. 21). Внутренний порт прямого доступа к па-
Рис. 21. Полный режим работы процессора (MODE C = 0)
D23:8
D15:8
D23:16
Генератор
½х или
резонатор
CLKIN
XTAL
FL0: 2
IRQ2/PF7
IRQL1/PF6
IRQL0/PF5
IRQE/PF4
MODE D/PF3
MODE C/PF2
MODE B/PF1
MODE A/PF0
SPORT
SCLK0
RFS0
TFS0
DT0
DR0
SPORT
SCLK1
RFS1/IRQ0
TFS1/IRQ1
DT1/FI
DR1/FO
Последо-
вательное
устройство
Последо-
вательное
устройство
А13
:
0
14
D23 : 0
24
WR
RD
BMS
IOMS
PMS
DMS
CMS
Байтовая
память
A21 : 0
ADDR
DATA
CS
BMS
ADDR
A10:0
DATA
CS
IOMS
Порты
ввода/
выв
о
да
ADDR
DATA
PMS
DMS
CMS
Оверлейна
я
память
2×8к
сегменты РМ
2×8к
сегменты DМ
А13
:
D23:0
BR
BG
BGH
PWD
PWDACK
CMS , PMS при обращении к внешней памяти программ или CMS , DMS при
обращении к внешней памяти данных. С помощью сигнала шины управления в
микропроцессорной системе можно организовать любую комбинацию совмест-
ного использования четырех областей – байтовой памяти, памяти программ,
памяти данных и портов ввода-вывода. Количество используемых областей
определяется программно в регистре 0x3FE6 при начальной инициализации
системных переменных и должно соответствовать применяемой электрической
схеме.
     Сигнальный процессор может работать в одном из двух вариантов орга-
низации памяти – полном и хост-режиме. Выбор варианта определяется со-
стоянием сигнала MODE C на входе процессора во время сброса системы. В
полном режиме (Full Memory Mode) максимально используются внешние шины
данных и адреса микросхемы (рис. 21). Внутренний порт прямого доступа к па-

                                             14
Генератор         CLKIN            А13 : 0                  ADDR
 ½х или           XTAL                            D23:16            A21 : 0
                                                                               Байтовая
резонатор                                    24             D15:8
                                   D23 : 0                          DATA        память
                  FL0: 2                                    BMS
                                                                    CS
                    IRQ2/PF7          WR
                  IRQL1/PF6           RD
                  7IRQL0/PF5                               A10:0
                   7IRQE/PF4         BMS                            ADDR
                                    IOMS
                                                           D23:8               Порты
                 MODE D/PF3                                         DATA
                                                           IOMS                ввода/
                                     PMS                            CS
                 MODE C/PF2                                                    вывода
                 MODE B/PF1          DMS
                 MODE A/PF0          CMS

                   SPORT
                  SCLK0                                    А13:0
 Последо-         RFS0                                              ADDR Оверлейная
 вательное        TFS0                                     D23:0
                                      BR                            DATA память
 устройство       DT0                                       PMS
                                     BGH                                          2×8к
                  DR0
                                      BG                    DMS               сегменты РМ
                                                            CMS                   2×8к
                   SPORT                                                      сегменты DМ
                  SCLK1
 Последо-         RFS1/IRQ0         PWD
 вательное        TFS1/IRQ1      PWDACK
 устройство       DT1/FI
                  DR1/FO




                Рис. 21. Полный режим работы процессора (MODE C = 0)


                                      37

Страницы