Схемотехника. Ашанин В.Н - 137 стр.

UptoLike

ВУЗ: 

ПГУ | Пенза

Составители: 

Рубрика: 

142
таймера показана на рис. 3.9. В ее состав входят два компаратора DA1 и
DA2, RS-триггер DD1, резистивный делитель R1–R3, выходные транзи-
сторные каскады VT1– VT3.
U
п
U
в
U
н
R
2
R
3
R
1
DA
1
DD
1
VT
1
VT
2
VT
3
DA
2
E
R
S
T
5к
5к
5к
4
5
6
2
1
7
3
8
Рис. 3.9
Резистивный делитель подает на нижний по схеме компаратор на-
пряжение U
н
=U
п
/3, а на верхний – напряжение U
в
=2U
п
/3. Таким образом,
если на выводе 2 таймера напряжение станет меньше, чем U
н
, то на триггер
пойдет сигнал установки состояния логической «1»; если же напряжение
на выводе 6 станет больше, чем U
в
, то с верхнего компаратора на триггер
придет сигнал установки в состояние логического «0». Триггер имеет и
дополнительный вход установки в «0»– вывод 4.
Если на входы триггера поступают одновременно сигналы установки
в различные состояния, то он срабатывает в соответствии со следующими
приоритетами сигналов. Наивысший приоритет имеет сигнал, подаваемый
на вывод 4. Поэтому этот сигнал
является сигналом разрешения Е: если
Е=1, то работа таймера разрешена, если Е=0, то триггер таймера находится
в состоянии «0». Вторым по старшинству является непрерывный сигнал
U
2
, подаваемый на вывод 2. Этот сигнал соответствует инверсному входу
установки триггера в единицу: если Е=1 и U
2
<U
н
, то с выхода триггера бу-
дет сниматься сигнал «1» (вне зависимости от напряжения на выводе 6). И,
наконец, самый младший приоритет принадлежит непрерывному сигналу
U
6
, подаваемому на вывод 6. Этот сигнал при U
6
>U
в
, U
2
<U
н
и Е=1 обеспе-
чивает установку триггера в «0».
Выходной каскад триггера, построенный на транзисторах VT1 и VT2,
обеспечивает выходной ток до 100 мА, т.е. непосредственное управление
электромагнитным реле. 
таймера показана на рис. 3.9. В ее состав входят два компаратора DA1 и
DA2, RS-триггер DD1, резистивный делитель R1–R3, выходные транзи-
сторные каскады VT1– VT3.
                                                       Uп
                                                     8
              4
                   R1   5к           DD1
                             DA1           VT1
                  Uв                 E
              5
                                     R T
              6                                      3
                  R2    5к                 VT2
                             DA2                 VT3 7
              2
                                     S
                   Uн
                   R3   5к
                                                     1
                                Рис. 3.9
      Резистивный делитель подает на нижний по схеме компаратор на-
пряжение Uн=Uп/3, а на верхний – напряжение Uв=2Uп/3. Таким образом,
если на выводе 2 таймера напряжение станет меньше, чем Uн, то на триггер
пойдет сигнал установки состояния логической «1»; если же напряжение
на выводе 6 станет больше, чем Uв, то с верхнего компаратора на триггер
придет сигнал установки в состояние логического «0». Триггер имеет и
дополнительный вход установки в «0»– вывод 4.
      Если на входы триггера поступают одновременно сигналы установки
в различные состояния, то он срабатывает в соответствии со следующими
приоритетами сигналов. Наивысший приоритет имеет сигнал, подаваемый
на вывод 4. Поэтому этот сигнал является сигналом разрешения Е: если
Е=1, то работа таймера разрешена, если Е=0, то триггер таймера находится
в состоянии «0». Вторым по старшинству является непрерывный сигнал
U2, подаваемый на вывод 2. Этот сигнал соответствует инверсному входу
установки триггера в единицу: если Е=1 и U2Uв, U2

Страницы