Информационные технологии проектирования радиоэлектронных средств - 34 стр.

UptoLike

ВУЗ: 

ТГТУ | Тамбов

Составители: 

Рубрика: 

Рынок программных продуктов для решения задач моделирования содержит большое число паке-
тов. При разработке РЭС широкое применение находят следующие пакеты. Система Microware Office
(фирма AWR) обеспечивает решение задач моделирования при проектировании высокочастотных инте-
гральных и монолитных СВЧ микросхем, антенн, СВЧ согласующих цепей и фильтров, усилителей,
смесителей и др. Модули пакета написаны на языке С++ и позволяют интегрировать в себя новые ме-
тоды моделирования. Система Genesys (фирма
EAGLEWARE), обеспечивает высокоскоростное моделирование радиочастотных цепей и других эле-
ментов, по описанию моделирующего устройства синтезировать его топологию и представлять трех-
мерную анимационную картину распределения токов по проводникам. Пользовательский интерфейс
системы полностью совпадает со стандартным интерфейсом ПО фирмы Microsoft.
При проектировании СБИС выделяют системный (архитектурный, поведенческий), регистровый
(RTL – Register Transfer Level), логический, схемотехнический, приборно-технологический (компонент-
ный) уровни. Каждый уровень характеризуется своим математическим обеспечением, используемым
для моделирования и анализа схем. Общее название для регистрового и логического уровней – уровень
функционально-логический. Преобладает нисходящий метод функционально-логического проектиро-
вания, при котором последовательно выполняются процедуры уровней системного, RTL и логического.
В этих процедурах широко используются ранее принятые унифицированные решения, закрепленные в
библиотеках функциональных компонентов, например сумматоров, мультиплексоров, регистров и т.п.
Эти библиотеки разрабатываются с помощью процедур схемотехнического и компонентного проекти-
рования вне маршрутов проектирования конкретных СБИС.
После схемного проектирования выполняется к конструкторско-технологическое проектирование,
синтез тестов и окончательная проверка принятых проектных решений. Укрупненная последователь-
ность проектных процедур проектирования СБИС показана на рис. 11 [18].
На системном уровне формулируют требования к функциональным и схемным характеристикам,
определяют общую архитектуру построения СБИС, выделяют операционные (datapath) и управляющие
(FSM – Finite State Machine) блоки. Составляют расписание операций заданного алгоритма, т.е. распре-
деляют операции по временным тактам (scheduling) и функциональным блокам (allocationg). Тем самым
принимают решения по распараллеливанию и конвейеризации операций.
На уровне регистровых передач выполняют синтез и верификацию схем операционных и управ-
ляющих блоков, получают функциональные схемы СБИС.
На логическом вентильном уровне, иначе называемом вентильным (gate level), преобразуют RTL-
спецификации в схемы вентильного уровня с помощью программ-компиляторов логики; здесь исполь-
зуются библиотеки логических элементов И, ИЛИ, И-НЕ и т.п.

Страницы