Проектирование цифровых устройств с помощью языка описания аппаратуры VHDL. Бобрешов А.М - 39 стр.

UptoLike

ВУЗ: 

ВГУ | Воронеж

Составители: 

Рубрика: 

39
Охраняемый оператор присваивания использует значение
переменной GUARD. Если GUARD ='0', то исполнение операторов
присваивания, содержащих ключевое слово quarded, в таком блоке
запрещено.
Например:
architecture GUARD_EXAMPLE of TWO_BLOCK is
signal DATA_BUS: std_logic_vector (N-1 downto 0);
begin
<описание других блоков системы>
UNIT1: block ( ADR='0' and READ_DATA=’1’)
signal DATA0 : std_logic_vector (N-1 downto 0) ;
begin
DATA_BUS<=quarded DATA0;
process
begin
<вычисление DATA0>
end process;
end block UNIT1;
UNIT2: block ( ADR='L' and READ_DATA='1')
signal DATAL : std_logic_vector (N-1 downto 0);
begin
dATA_BUS<=quarded DATA1;
process
begin
<вычисление DATA1;
end process;
end block UNIT2;
Подпрограммы
Подпрограммы в VHDL, как и в других алгоритмических языках,
обеспечивают, во-первых, структуризацию описания проекта, а во-вторых,
являются средством экономии времени проектировщика, позволяя
заменить несколько описаний сходных фрагментов алгоритма одним
объявлением подпрограммы и соответствующими вызовами в основном
тексте.
Каждая подпрограмма, используемая в проектном модуле, должна
быть представлена телом подпрограммы в разделе деклараций этого 
                                     39
     Охраняемый    оператор присваивания  использует   значение
переменной GUARD. Если GUARD ='0', то исполнение операторов
присваивания, содержащих ключевое слово quarded, в таком блоке
запрещено.

      Например:
architecture GUARD_EXAMPLE of TWO_BLOCK is
signal DATA_BUS: std_logic_vector (N-1 downto 0);
begin
<описание других блоков системы>

UNIT1: block ( ADR='0' and READ_DATA=’1’)
signal DATA0 : std_logic_vector (N-1 downto 0) ;
  begin
      DATA_BUS<=quarded DATA0;
      process
        begin
      <вычисление DATA0>
end process;
end block UNIT1;

UNIT2: block ( ADR='L' and READ_DATA='1')
signal DATAL : std_logic_vector (N-1 downto 0);
  begin
dATA_BUS<=quarded DATA1;
process
 begin
      <вычисление DATA1;
      end process;
end block UNIT2;


      Подпрограммы
      Подпрограммы в VHDL, как и в других алгоритмических языках,
обеспечивают, во-первых, структуризацию описания проекта, а во-вторых,
являются средством экономии времени проектировщика, позволяя
заменить несколько описаний сходных фрагментов алгоритма одним
объявлением подпрограммы и соответствующими вызовами в основном
тексте.
      Каждая подпрограмма, используемая в проектном модуле, должна
быть представлена телом подпрограммы в разделе деклараций этого

Страницы