Элементы и узлы информационных и управляющих систем (Основы теории и синтеза). Булатов В.Н. - 124 стр.

UptoLike

ВУЗ: 

ОГУ | Оренбург

Составители: 

Рубрика: 

Для запоминания бита информации, выводимой из микропроцессорной
системы для включения или выключения какого-либо элемента управления
контролируемого объекта обычно используют D-триггер (рисунок 10.3).
Рисунок 10.3 – Интерфейсный D-триггер
При этом вход D триггера подключается к соответствующему выходу
демультиплексора Д
i
, а вход С – к стробу выдачи (системная магистраль)
WR. Подобные триггеры называются интерфейсными и представлены такими
ИС, как 133ТМ5, 133ТМ7 (ТТЛ логика).
Селекторные устройства для коммутации многобитных данных
выполняются по той же логической схеме. Представителем таких устройств
являются 4-х разрядный 2-х канальный мультиплексор 531КП11 (рисунок
10.4). Здесь:
- при А1=0 на выход мультиплексора коммутируются входы 1Х1-4Х1;
- при А1=1 на выход мультиплексора коммутируются входы 1Х2-4Х2.
Рисунок 10.4 – 4-х разрядный 2-х канальный мультиплексор 
  Для запоминания бита информации, выводимой из микропроцессорной
системы для включения или выключения какого-либо элемента управления
контролируемого объекта обычно используют D-триггер (рисунок 10.3).




      Рисунок 10.3 – Интерфейсный D-триггер
  При этом вход D триггера подключается к соответствующему выходу
демультиплексора Дi , а вход С – к стробу выдачи (системная магистраль)
WR. Подобные триггеры называются интерфейсными и представлены такими
ИС, как 133ТМ5, 133ТМ7 (ТТЛ логика).
   Селекторные    устройства   для   коммутации   многобитных    данных
выполняются по той же логической схеме. Представителем таких устройств
являются 4-х разрядный 2-х канальный мультиплексор 531КП11 (рисунок
10.4). Здесь:
  - при А1=0 на выход мультиплексора коммутируются входы 1Х1-4Х1;
  - при А1=1 на выход мультиплексора коммутируются входы 1Х2-4Х2.




      Рисунок 10.4 – 4-х разрядный 2-х канальный мультиплексор

Страницы