Элементы и узлы информационных и управляющих систем (Основы теории и синтеза). Булатов В.Н. - 182 стр.

UptoLike

ВУЗ: 

ОГУ | Оренбург

Составители: 

Рубрика: 

Таблица 15.1 - Система команд ОЭВМ серии К1816
Код Количество Обозначение
76543210
Выполняемая функция
байт циклов
Арифметическо-логические команды, команды сдвига и приращений
ADD A,R
0
11
0
1RR
R
Сложение регистра
R
(
R
=
R
0…
R
7) и А
1
1
ADD A,
R
0110000
R
Сложение памяти данных
(
c ад
р
есом в R, где R= R0, R1
)
и А 11
ADD A,#DATA
03h
Сложение непосредственных данных (2-го байта команды) и А 2 2
ADDC A,R
0
1111RR
R
Сложение регистра
R
(
R
=
R
0…
R
7), А и перен
о
са С
1
1
ADDC A,@R
0
111
000R
Сложение памяти (c адресом в R, где R
=
R0, R1), А и пер
е
носа С
1
1
ADDC A,#DATA
13h
Сложение непосредственных данных, А и переноса С 2 2
ANL A,R
01011RRR
Логическое И регистра R (R=R0…R7) и А 11
ANL A
,@
R
0101000
R
Логическое И памяти
(
c а
др
есом в R
,
г
д
е R= R0
,
R1
)
и А 11
ANL A,#DATA
53h
Логическое И непосредственных данных и А 2 2
ORL A,R
0
1
000
RR
R
Логическое ИЛИ регистра
R
(
R
=
R
0…
R
7) и А
1
1
ORL A
,@
R
0100000
R
Логическое ИЛИ памяти
(
c а
др
есом в R
,
г
д
е R= R0
,
R1
)
и А 11
ORL A,#DATA
43h
Логическое ИЛИ непосредственных данных и А 2 2
XRL A,R
11
0
11RR
R
Исключающее ИЛИ (по модулю 2) регистра
R
(
R
=
R
0…
R
7) и А
1
1
XRL A,@R
11
0
1
000R
Исключающее ИЛИ памяти (c адресом в R, где R
=
R0, R1) и А
1
1
XRL A,#DATA
D3h
Исключающее ИЛИ непосредственных данных и А 2 2
INC A
17h
Инкремент А (увеличение на 1)
1
1
DEC A
0
7h
Декремент А (уменьшение на 1)
1
1
CLR A
27h
Обнуление А
1
1
CPL A
3
7h
Инвертирование А
1
1
DA A
5
7h
Преобразование А в двоично
-
десятичный код
(десят. ко
р
рекция)
1
1
SWAP A
47h
Обмен местами полубайтов А
1
1
RL A
Е7h
Циклический сдвиг А влево
1
1
RLC A
F7h
Циклический сдвиг А влево через разряд переноса С
1
1
RR A
77h
Циклический сдвиг А вправо
1
1
RRC A
67
h
Циклический сдвиг А вправо через
разряд переноса С
1
1
INC R
000
11RR
R
Инкремент регистра
R
(
R
=
R
0…
R
7)
1
1
INC @R
0001000R
Инкремент памяти(c адресом в R, где R= R0, R1) 1 1
DEC R
11001RR
R
Д
ек
р
емент
р
егист
р
а R
(
R=R0…R7
)
11
Команды ввода-вывода
IN A,P
0000
1
0
РР
Ввод из порта
P
(
P
=
P
1,
P
2
) в А
1
2
OUTL P,A
00
111
0
РР
Вывод из А в порт
P
(
P
=
P
1,
P
2)
1
2
ANL P,#DATA
100110РР
Логическое И непосредственных данных и порта P (P=P1,P2) 2 2
ORL P,#DATA
100010РР
Логическое ИЛИ непосредственных данных и порта P (P=P1,P2) 2 2
INS A,BUS
08
h
Ввод с ши
ны данных (Р0) в А
1
2
OUTL BUS,A
0
2h
Вывод из А на шину данных (Р0)
1
2
ANL BUS,#DATA
98h
Логическое И непосредственных данных и шины данных (Р0) 2 2
ORL BUS,#DATA
88h
Логическое ИЛИ непосредственных данных и шины данных (Р0) 2 2
MOVD А,Р
000011РР
Пересылка из порта-расширителя в младший полубайт А 1 2
MOVD Р,А
001111РР
Пересылка младшего полубайта А в порт- расширитель 1 2
ANLD P,A
100111РР
Логическое И младшего полубайта А и порта-расширителя 1 2
ORLD P,A
100011РР
Логическое ИЛИ младшего полубайта А и порта-расширителя 1 2
Коман
д
ы пе
р
ехо
д
ов
JMP ADDR
ААА
00
1
00
Безусловный переход на страницу ААА
2
с адресом
ADDR
2
2
JMPP @A
ВЗh
Безусловный переход в текущей странице по адресу в А 1 2
DJNZ R,ADDR
11101RRR
Декремент регистра и переход, если не “0” 2 2
JC ADDR
F
6
h
Переход, если рязряд переноса в
“
1
”
2
2
JNC ADDR
Е
6
h
Переход,,если разряд переноса в
“
0
”
2
2
JZ ADDR
06
h
Переход, если А равен
“
0
”
2
2
JNZ ADDR
96
h
Переход, если А не равен
“
0
”
2
2
JTO ADDR
36
h
Переход, если
“
1
”
на
выводе Т0
2
2
JNTO ADDR
2
6
h
Переход, если
“
0
”
на выводе ТО
2
2
JT1 ADDR
56
h
Переход, если
“
1
”
на выводе Т1
2
2
JNT1 ADDR
46h
Переход, если “0” на выводе Т1 2 2
JFO ADDR
В6h
Пе
р
еход, если
ф
лаг F0 в “1” 2 2
JF1 ADDR
7
6
h
Переход, если флаг Fl в
“
1
”
2
2
JTF ADDR
JNI ADDR
16h
86h
Переход, если флаг таймера в “1”
Переход если “0” на входе INT
2
2
2
2
JBB ADDR
ВВВ1
00
1
0
Переход, если указанный разряд А в
“
1
”
2
2
         Таблица 15.1 - Система команд ОЭВМ серии К1816
Обозначение        Код                           Выполняемая функция                      Количество
                76543210                                                                  байт циклов

         Арифметическо-логические команды, команды сдвига и приращений
ADD A,R         01101RRR Сложение регистра R (R=R0…R7) и А                                 1      1
ADD A,@R        0110000R Сложение памяти данных (c адресом в R, где R= R0, R1) и А         1      1
ADD A,#DATA        03h   Сложение непосредственных данных (2-го байта команды) и А         2      2
ADDC A,R        01111RRR Сложение регистра R (R=R0…R7), А и переноса С                     1      1
ADDC A,@R       0111000R Сложение памяти (c адресом в R, где R= R0, R1), А и переноса С    1      1
ADDC A,#DATA       13h   Сложение непосредственных данных, А и переноса С                  2      2
ANL A,R         01011RRR Логическое И регистра R (R=R0…R7) и А                             1      1
ANL A,@R        0101000R Логическое И памяти (c адресом в R, где R= R0, R1) и А            1      1
ANL A,#DATA        53h   Логическое И непосредственных данных и А                          2      2
ORL A,R         01000RRR Логическое ИЛИ регистра R (R=R0…R7) и А                           1      1
ORL A,@R        0100000R Логическое ИЛИ памяти (c адресом в R, где R= R0, R1) и А          1      1
ORL A,#DATA        43h   Логическое ИЛИ непосредственных данных и А                        2      2
XRL A,R         11011RRR Исключающее ИЛИ (по модулю 2) регистра R (R=R0…R7) и А            1      1
XRL A,@R        1101000R Исключающее ИЛИ памяти (c адресом в R, где R= R0, R1) и А         1      1
XRL A,#DATA        D3h   Исключающее ИЛИ непосредственных данных и А                       2      2
INC A              17h     Инкремент А (увеличение на 1)                                   1      1
DEC A              07h     Декремент А (уменьшение на 1)                                   1      1
CLR A              27h     Обнуление А                                                     1      1
CPL A              37h     Инвертирование А                                                1      1
DA A               57h     Преобразование А в двоично-десятичный код (десят. коррекция)    1      1
SWAP A             47h     Обмен местами полубайтов А                                      1      1
RL A               Е7h     Циклический сдвиг А влево                                       1      1
RLC A              F7h     Циклический сдвиг А влево через разряд переноса С               1      1
RR A               77h     Циклический сдвиг А вправо                                      1      1
RRC A              67h     Циклический сдвиг А вправо через разряд переноса С              1      1
INC R           00011RRR   Инкремент регистра R (R=R0…R7)                                  1      1
INC @R          0001000R   Инкремент памяти(c адресом в R, где R= R0, R1)                  1      1
DEC R           11001RRR   Декремент регистра R (R=R0…R7)                                  1      1
                                    Команды ввода-вывода
IN A,P          000010РР Ввод из порта P (P=P1,P2) в А                                     1      2
OUTL P,A        001110РР Вывод из А в порт P (P=P1,P2)                                     1      2
ANL P,#DATA     100110РР Логическое И непосредственных данных и порта P (P=P1,P2)          2      2
ORL P,#DATA     100010РР Логическое ИЛИ непосредственных данных и порта P (P=P1,P2)        2      2
INS A,BUS          08h     Ввод с шины данных (Р0) в А                                     1      2
OUTL BUS,A         02h     Вывод из А на шину данных (Р0)                                  1      2
ANL BUS,#DATA      98h     Логическое И непосредственных данных и шины данных (Р0)         2      2
ORL BUS,#DATA      88h     Логическое ИЛИ непосредственных данных и шины данных (Р0)       2      2
MOVD А,Р        000011РР Пересылка из порта-расширителя в младший полубайт А               1      2
MOVD Р,А        001111РР Пересылка младшего полубайта А в порт- расширитель                1      2
ANLD P,A        100111РР Логическое И младшего полубайта А и порта-расширителя             1      2
ORLD P,A        100011РР Логическое ИЛИ младшего полубайта А и порта-расширителя           1      2

                                      Команды переходов
JMP ADDR        ААА00100 Безусловный переход на страницу ААА2 с адресом ADDR               2      2
JMPP @A            ВЗh   Безусловный переход в текущей странице по адресу в А              1      2
DJNZ R,ADDR     11101RRR Декремент регистра и переход, если не “0”                         2      2
JC   ADDR          F6h     Переход, если рязряд переноса в “1”                             2      2
JNC ADDR           Е6h     Переход, ,если разряд переноса в “0”                            2      2
JZ   ADDR          06h     Переход, если А равен “0”                                       2      2
JNZ ADDR           96h     Переход, если А не равен “0”                                    2      2
JTO ADDR           36h     Переход, если “1” на выводе Т0                                  2      2
JNTO ADDR          26h     Переход, если “0” на выводе ТО                                  2      2
JT1 ADDR           56h     Переход, если “1” на выводе Т1                                  2      2
JNT1 ADDR          46h     Переход, если “0” на выводе Т1                                  2      2
JFO ADDR           В6h     Переход, если флаг F0 в “1”                                     2      2
JF1 ADDR           76h     Переход, если флаг Fl в “1”                                     2      2
JTF ADDR           16h     Переход, если флаг таймера в “1”                                2      2
JNI ADDR           86h   Переход если “0” на входе INT                                     2      2
JBB ADDR        ВВВ10010 Переход, если указанный разряд А в “1”                            2      2

Страницы