ВУЗ:
Составители:
54
предыдущего разряда не было, поэтому на этот вход подаем логический
0. Выход сигнала переноса сумматора первого разряда P1 подается на
вход переноса сумматора второго разряда P2. Для получения на выходе
сигнала, равного сумме входных кодов, необходимо, чтобы сигнал пе-
реноса последовательно сформировался на выходах сумматоров всех
разрядов. Следовательно, несмотря на то, что для суммирования в каж-
дом разряде используется отдельный сумматор, реальное время выпол-
нения операции в данной схеме определяется временем распростране-
ния сигнала переноса последовательно из разряда в разряд.
Рис. 5.3. Диаграммы напряжений в схеме на рис. 5.2
Рассмотрим примеры применения двоичного сумматора для вы-
полнения операции вычитания. Синтезируем схемы одноразрядного и
двухразрядного вычитателя на основе одноразрядного сумматора
К555ИМ5.
Операцию вычитания двух чисел можно заменить операцией сло-
жения, если в качестве вычитаемого взять число, знак которого проти-
воположен исходному. Таким образом, для операции вычитания можно
использовать схемы сумматоров.
В схеме на рис. 5.4 (см. также табл. 5.4) реализован одноразрядный
вычитатель на базе ИМС К555ИМ5, в которой вычитаемое D представ-
лено в дополнительном коде. Инвертор (DD2) формирует обратный код
числа D. Число C поступает на вход А1 сумматора DD3, обратный код
числа D – на вход В1 сумматора. На вход переноса Р0 подан уровень
логической 1, что обеспечивает прибавление к результату сложения
единицы (т.е. инкремент результата). Итак,
Fd D P0 C
= + +
.
На выходе
S1
сумматора в итоге получается сигнал
Fd
– разность между числами С
и
D
, a на выходе
P1
– знак числа (0 – отрицательное). Табл. 5.5 и
рис. 5.5 характеризуют принцип работы данной схемы.
Страницы
- « первая
- ‹ предыдущая
- …
- 52
- 53
- 54
- 55
- 56
- …
- следующая ›
- последняя »
