Организация вычислительных систем и сетей. Халабия Р.Ф. - 52 стр.

                         Устройство выборки/декодирования
                         от интерфейса шины




                                              Указатель на следующую
                                                      команду
              Кэш команд




                                                 Буфер переходов

               Декодер
               команд
                 (х3)
                                                    Микрокод




                                               Таблица псевдонимов
                                                    регистров


                                       Рис. 4.11.

      Полученные таким образом микрооперации передаются в блок Register
Alias Table Allocate, где все содержащиеся в микрооперациях адреса lA-
регистров преобразуются в адреса внутренних физических регистров
процессора семейства Р6 — тем самым IA-архитектура и Рб-архитекура
оказываются развязанными. Это существенно увеличивает возможности работы
процессора при вычислениях, так как, во-первых, отпадает необходимость
следить за целостностью содержимого IA-регистров при исполнении
инструкций, во-вторых, адресное пространство перестает быть ограниченным
возможностями IA-архитектуры и может быть значительно расширено, что
приводит к росту скорости вычислений, и, в-третьих, такая переадресация
обеспечивает возможность спекулятивного исполнения инструкций — далее
все вычисления ведутся во внутренней Р6-архитектуре процессора, а IA-
архитектура снова появляется "на сцене" только на этапе завершения
инструкций в модуле Retire Unit.
      На этом же этапе к каждой микрооперации как информационной единице
добавляются флаги состояния, в которые записывается информация об ее
статусе. После этого микрооперации передаются в пул инструкций.




                                       52