Micro-Cap в схемотехнике. Касьянов А.Н. - 14 стр.

UptoLike

ВУЗ: 

ТГТУ | Тамбов

Составители: 

Рубрика: 

Пример: .model JKDLY UEFF (tppcqlhty=10ns tppcqlhmx=25ns tpclkqlhty=12ns+twpclty=15ns
tsudclkty=4ns)
В табл. 1.5 показаны некоторые параметры триггеров.
Программируемые логические матрицы (ПЛМ) (рис. 1.6)
Формат и параметры схемной модели ПЛМ (SPISE), приводимой в окне настройки:
U<название> <тип матрицы> (<количество входов>,<количество выходов>)
+<цифровой разъем питания> <цифровое заземление>
+<входной узел>* <выходной узел>*
+<имя временной модели> <имя модели ввода-вывода>
+[FILE=<константа имени файла или выражение имени файла>]
+[DATA=<флаг>$<данные программы>$]
+[MNTYMXDLY=<значение выбора задержки>]
+[IO_LEVEL=<значение выбора интерфейса подсхемы>]
Рис. 1.6 Модели программируемых логических матриц (ПЛМ)
Примеры:
Первый пример логических выражений (~ , &, – инверсия, конъюнкция, дизъюнкция):
Out1 = (In1 & In3)
Out2 = (In1 & In2)
Out3 = (In2 & In3)
Модель ПЛМ:
U1 PLAND(3,3) $G_DPWR $G_DGND
+I1 I2 I3 O1 O2 O3
+D0_PLA IO_STD
+DATA=B$
In1 In2 In3
+1 0 1 ;O1
+1 1 0 ;O2
+0 1 1 ;O3
+ $
Второй пример логических выражений:
O1 = (~I1 | ~I2 | I3)
O2 = (~I1 | I2 | I3)
O3 = (I1 | ~I3)
O4 = (~I1 | ~I2 | ~I3)
Модель ПЛМ для данных выражений:
U2 PLORC(3,4) $G_DPWR $G_DGND
+I1 I2 I3 O1 O2 O3 O4
+DLYPLOR IO_LS

Страницы