Micro-Cap в схемотехнике. Касьянов А.Н. - 64 стр.

UptoLike

ВУЗ: 

ТГТУ | Тамбов

Составители: 

Рубрика: 

состояние 0, а его информационное состояние Х0 = 1 будет передано в X2; X1 и X0 не изменят своих со-
стояний, т.е. в регистре установится двоичный код "0100" (рис. 4.20, б).
При D = D2 = 1 третий сигнал сдвига CLK установит X3 в состояние 1, а его информационное со-
стояние X1= 0 будет передано триггеру X2; с X2 информационное состояние D0 = 1 в X1; X0 не изменит
своего состояния, т.е. в регистре установится двоичный код "1010".
При D = D3 = 1 четвертый сигнал сдвига CLK не изменит состояния триггера X3, содержимое X3 пе-
редается триггеру X2, и т.д., т.е. в регистре установится код двоичного слова "1101".
Последовательный двоичный код D3D2D1D0 = 1101 из регистра может быть выдан сигналами
сдвига CLK в виде высокого (логической 1) и низкого (логического 0) уровней на выходе регистра (рис.
4.19, б).
Как видно из временной диаграммы работы регистра, при считывании информация в регистре теря-
ется. Если организовать обратную связь путем замыкания выхода Q4 с входом D, то при считывании
организуется цепь связи младшего разряда регистра со старшим и тогда одновременно будет происхо-
дить его перезапись. Такие регистры принято называть кольцевыми регистрами.
Двоичный код, хранимый в регистре (рис. 4.19, а), может быть снят в виде параллельного кода с
выходов Q (прямой код) или Q (обратный код) всех триггеров регистра.
Сдвигающие регистры с цепями приема двоичной информации в последовательном коде и выдачи –
в параллельном коде называют последовательно-параллельными регистрами, а также преобразова-
телями последовательного двоичного кода в параллельный двоичный код.
Сдвигающие регистры с цепями приема двоичной информации в параллельном коде и выдачи – в
последовательном коде называют параллельно-последовательными регистрами или преобразова-
телями параллельного двоичного кода в последовательный двоичный код.
В качестве примера на рис. 4.20 приведена функциональная схема трехразрядного параллельно-
последовательного регистра на синхронных двухступенчатых JK-триггерах.
Рис. 4.20 Параллельно-последовательный регистр на JK-триггерах
Параллельный двоичный код D1D2D3 преобразуется в последовательный следующим образом. По
сигналу WR параллельный двоичный код D1D2D3 с U7 – U8 проходит через логические схемы И (схему
управления U1 – U6) и поступает в парафазном коде на входы сдвигающего регистра (Рг) выполненного
на триггерах X1 – X3; в Рг записывается двоичный код D1D2D3.
Выдача из Рг, хранимого двоичного кода D1D2D3 в последовательном коде производится сигнала-
ми сдвига вправо (CLK). При этом последовательный двоичный код может быть снят старшим разрядом
вперед, т.е. D3D2D1 с выхода регистра Q3 в виде логических уровней.
В цифровых системах при построении сложных логических схем используются также реверсивные
сдвигающие регистры. – регистры, двоичная информация в которых может сдвигаться как вправо, так и
влево по регистру.
На рис. 4.21 приведена функциональная схема трехразрядного реверсивного сдвигающего регистра
на D-триггерах с динамическим синхронизирующим входом СLK.
Сдвиг двоичного кода в регистре вправо или влево задается разрешающим уровнем логической 1
или на входе ER (сдвиг вправо), или на входе EL (сдвиг влево) и производится под воздействием сигна-
ла сдвига (СLK), подаваемого на синхронизирующий вход всех D-триггеров регистра. Под воздействи-
ем каждого СLK происходит сдвиг на один разряд вправо или влево.

Страницы