Архитектура базовой ЭВМ. Кириллов В.В. - 72 стр.

UptoLike

ВУЗ: 

Университет ИТМО | Санкт-Петербург

Составители: 

Рубрика: 

69
37
ПАМЯТЬ
20
22
21
21
РА
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
21
АЛУ
С А
37
ПАМЯТЬ
20
43
22
21
21
РА
37
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
21
АЛУ
С А
а) б)
ADD(21) ADD(21)
43
ADD(21) ADD(21)ADD(21)
ADD(8)
37
ПАМЯТЬ
7
43
9
8
8
РА
37
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
37+1=38
АЛУ
С А
ADD(8)
ПАМЯТЬ
8
РА
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
АЛУ
С А
ADD(8)
в) г)
ADD(8)
37
7
43
9
8
ПАМЯТЬ
8
РА
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
АЛУ
С А
ADD(8)
е)
ADD(8)
38
7
43
9
8
ADD(8)
38
ПАМЯТЬ
7
43
9
8
8
РА
38
44
РД
СК
РК
ПРОЦЕССОР
УУ
7
38-1=37
АЛУ
С А
ADD(8)
д)
38
38
37
38
Рис. 2.9. Цикл выборки адреса
Если косвенно адресуется одна из индексных ячеек (ячеек с
номерами от 008 до 00F), то цикл выборки адреса операнда (результата)
продолжается:
3) содержимое регистра данных увеличивается на единицу (рис.
2.9,в,г);
4) измененное содержимое регистра данных, пересылается в ячейку
памяти по адресу, указываемому регистром адреса (рис. 2.9,д);
5) содержимое регистра данных уменьшается на 1 (рис. 2.9,д,е).

Страницы