Составители:
28
режиме автоматического перезапуска установкой этого бита
инициируется только первое преобразование, а все остальные
выполняются автоматически. Первое преобразование после разрешения
работы АЦП, инициированное битом ADSC, выполняется по
расширенному алгоритму и длится 25 тактов синхронизации АЦП, вместо
обычных 13 тактов. Это связано с необходимостью инициализации АЦП.
Бит ADIE: Разрешение прерывания АЦП. После записи лог. 1 в этот
бит,
при условии, что установлен бит I в регистре SREG, разрешается
прерывание по завершении преобразования АЦП.
Биты ADPS2..0: Биты управления предделителем (Prescaler) АЦП. Данные
биты определяют на какое значение будет поделена тактовая частота МК
перед подачей на вход синхронизации АЦП. Если требуется максимальная
разрешающая способность (10 разрядов), то частота синхронизации
должна быть в диапазоне 50…200
кГц. Если достаточно разрешение менее
10 разрядов, но требуется более высокая частота преобразования, то
частота на входе АЦП может быть установлена свыше 200 кГц.
ADPS2 ADPS1 ADPS0 Коэффициент деления
0 0 0 2
0 0 1 2
0 1 0 4
0 1 1 8
1 0 0 16
1 0 1 32
1 1 0 64
1 1 1 128
Работа АЦП разрешается путем установки бита ADEN в ADCSRA.
Выбор опорного источника и канала преобразования не возможно
выполнить до установки ADEN.
АЦП генерирует 10-разрядный результат, который помещается в
пару регистров данных АЦП ADCH и ADCL. По умолчанию результат
преобразования размещается в младших 10-ти разрядах 16-разр. слова
(выравнивание справа), но может быть размещен в
старших 10-ти
разрядах (выравнивание слева) путем установки бита ADLAR в регистре
ADMUX.
Практическая полезность представления результата с
выравниванием слева существует, когда достаточно 8-разрядное
разрешение, т.к. в этом случае необходимо считать только регистр ADCH
.
В другом же случае необходимо первым считать содержимое регистра
ADCL, а затем ADCH, чем гарантируется, что оба байта являются
Страницы
- « первая
- ‹ предыдущая
- …
- 26
- 27
- 28
- 29
- 30
- …
- следующая ›
- последняя »
