Составители:
135
данных в такой буфер должно остановиться (а буфер очищен), когда происходит
последовательная запись, которая не подпадает под выборку или чтение (в
любом диапазоне).
Так как доступы к ресурсу на в/в не могут быть скомбинированы, они
обычно имеют только одиночную фазу данных. Вообще, ни один процессор или
задатчик на шине
не генерирует пакеты в пространстве в/в. Все доступы в/в
должны появляться на PCI, как только ЦП их сгенерировал. Почти все сигналы
выровнены по фронту синхроимпульса.
Начало и продолжение транзакции
Транзакцию начинает задатчик, предварительно получив разрешение на
работу на шине. Это разрешение задатчик получает от арбитра, послав ему
сигнал запроса REQ#
и получив разрешение GRN# от него.
После этого задатчик начинает транзакцию с адресной фазы путем
установки по 1-ому импульсу транзакции сигналов FRAME#, адреса
AD[31::0] и команды C/BE[3::0]#. Эти сигналы становятся достоверными ко 2-
ому импульсу транзакции. На первом импульсе начинается адресная фаза.
Рассмотрим сигналы транзакции чтения.
Рис. 87. Операция чтения.
По второму импульсу, в соответствии с установленным адресом
определяется исполнитель и соответствующая команда. При операции чтения
по этому импульсу задатчик выставляет сигнал IRDY#, который говорит
исполнителю, что задатчик готов принять данные. Исполнитель ко 2-ому
импульсу организует Т-цикл для сигналов AD[31::0].
По 2-ому импульсу он может установить, если успеет, сигнал DEVSEL#,
сообщающий задатчику, что
исполнитель найден и имеет право проводить
транзакцию, если не успевает из-за Т-цикла на шине АD, то установка
Страницы
- « первая
- ‹ предыдущая
- …
- 134
- 135
- 136
- 137
- 138
- …
- следующая ›
- последняя »
