Основы САПР пищевых производств. Коротков В.Г - 51 стр.

принципиально иной RISC-архитектурой. В настоящее время известны
разновидности этой архитектуры: SPARC, MIPS, 80860, 88000 и др.
      В 1986 г. появились процессоры, основанные на архитектуре RISC - со-
кращенном наборе команд фиксированной длины, которая была оптимизи-
рована для суперскалярных (с возможностью выполнения нескольких команд
одновременно) конвейерных вычислений. В RISC-архитектуре простота
структуры и небольшой набор микрокоманд позволяют реализовать
полностью аппаратное их выполнение. RISC-архитектура является полной
противоположностью CISC-архитектуре. В ее основе лежит принцип
универсальности. Структура команд упрощена, инструкции имеют
фиксированную длину, регистру однородны по функциональному назначению.
Для процессора это означает простоту реализации блока дешифраторов и
соответственно более высокую скорость исполнения инструкций. Для
программистов - сложность написания программ, так как проблема
оптимизации алгоритмов выходит на первый план.
     Поэтому RISC-процессоры в 2-4 раза производительнее МП с обычной
архитектурой (на выполнение команды затрачивается в среднем 1,3 такта).
      С тех пор обе линии до недавнего времени развивались практически
независимо. Intel с целью обеспечения совместимости не могла отказаться от
архитектуры CISC даже в новейших моделях процессоров х8б, а фирма Apple,
ориентировавшаяся на процессоры с архитектурой RISC, не могла существенно
увеличить свою долю на рынке PC из-за трудностей с исполнением программ
для х8б на своих компьютерах. Однако в отдельных модификациях
процессоров AMD удалось совместить обе архитектуры. То есть микроядро
процессора работает на основе инструкций RISC, а специальный блок
интерпретирует команды CISC для обеспечения совместимости с системой
команд х8б [4,9].
      В недрах лабораторий крупнейших компьютерных фирм идет постоянная
борьба за увеличение числа функциональных узлов на кристалле процессора,
что позволяет обрабатывать параллельно больше команд. Платой за это явля-
ется существенное усложнение блоков управления для распределения потока
команд по узлам обработки. На данный момент большинство процессоров не
может выполнять более четырех команд одновременно, при этом управляющая
логика занимает на кристалле слишком много места [4,9].
      Последовательная структура кода программ и большая частота ветвлений
делают задачу распределения потока команд крайне сложной. Современные
процессоры содержат огромное количество управляющих элементов для того,
чтобы минимизировать потери производительности, связанные с ветвлениями,
и извлечь как можно больше «скрытого параллелизма» из кода программ. Они
изменяют порядок команд во время исполнения программы, пытаются
предсказать, куда необходимо будет перейти в результате очередного -
ветвления, и выполняют команды до вычисления условий ветвления. Если путь
ветвления предсказан неверно, процессор должен сбросить полученные
промежуточные результаты, очистить конвейеры и загрузить нужные команды,
что требует достаточно большого числа тактов. Таким образом, процессор,
                                                                        51