ВУЗ:
Составители:
172
Первые два этапа стандартные – это выборка и декодирование
команд. На третьем этапе группируются все команды, которые
можно передать следующему блоку. Микропроцессор не изме-
няет порядка выполнения этих команд. Задача планирования за-
грузки исполнительных модулей решается статически на этапе
компиляции. В каждом такте могут выбираться на выполнение
две целочисленные команды, две команды с плавающей точкой
или графические команды, одна команда загрузки/записи в па-
мять или одна команда перехода. Таким образом, при шести
возможных командах одновременно могут выполняться лишь
четыре. На этом же этапе происходит получение информации из
регистров.
После выбора команды конвейер разделяется на две части.
Одна ветвь обрабатывает целочисленные команды и команды
работы с памятью, а другая – команды с плавающей точкой и
графические команды. Команды с плавающей точкой передают-
ся в трехэтапный конвейер, который выполняет всю обработку,
кроме деления с плавающей точкой и вычисления квадратного
корня. Эти функции выполняет отдельный блок. Хотя микро-
процессор подает команды поочередно, результаты не обяза-
тельно поступают в том же порядке.
Базовые целочисленные команды выполняются за один
такт. Другие, такие как целочисленное умножение и деление,
могут иметь переменную длительность. Остальные этапы цело-
численного конвейера выполняют загрузку/запись в память.
Для получения высокой пропускной способности UltraS-
PARC использует иерархию шин. 128-разрядная шина памяти
работает с тактовой частотой самого процессора. Для выполне-
ния ввода-вывода на периферийные устройства используется
шина SBus. Sun Microsystems реализует интерфейс с этой шиной
на аппаратном уровне с помощью микросхемы коммутации ма-
гистрали, входящей в набор микросхем процессора. Она позво-
ляет изолировать шину памяти от шины ввода-вывода и выпол-
нять операции чтения из памяти одновременно с вводом-
выводом на периферийные устройства. В результате достигается
Первые два этапа стандартные – это выборка и декодирование
команд. На третьем этапе группируются все команды, которые
можно передать следующему блоку. Микропроцессор не изме-
няет порядка выполнения этих команд. Задача планирования за-
грузки исполнительных модулей решается статически на этапе
компиляции. В каждом такте могут выбираться на выполнение
две целочисленные команды, две команды с плавающей точкой
или графические команды, одна команда загрузки/записи в па-
мять или одна команда перехода. Таким образом, при шести
возможных командах одновременно могут выполняться лишь
четыре. На этом же этапе происходит получение информации из
регистров.
После выбора команды конвейер разделяется на две части.
Одна ветвь обрабатывает целочисленные команды и команды
работы с памятью, а другая – команды с плавающей точкой и
графические команды. Команды с плавающей точкой передают-
ся в трехэтапный конвейер, который выполняет всю обработку,
кроме деления с плавающей точкой и вычисления квадратного
корня. Эти функции выполняет отдельный блок. Хотя микро-
процессор подает команды поочередно, результаты не обяза-
тельно поступают в том же порядке.
Базовые целочисленные команды выполняются за один
такт. Другие, такие как целочисленное умножение и деление,
могут иметь переменную длительность. Остальные этапы цело-
численного конвейера выполняют загрузку/запись в память.
Для получения высокой пропускной способности UltraS-
PARC использует иерархию шин. 128-разрядная шина памяти
работает с тактовой частотой самого процессора. Для выполне-
ния ввода-вывода на периферийные устройства используется
шина SBus. Sun Microsystems реализует интерфейс с этой шиной
на аппаратном уровне с помощью микросхемы коммутации ма-
гистрали, входящей в набор микросхем процессора. Она позво-
ляет изолировать шину памяти от шины ввода-вывода и выпол-
нять операции чтения из памяти одновременно с вводом-
выводом на периферийные устройства. В результате достигается
172
Страницы
- « первая
- ‹ предыдущая
- …
- 170
- 171
- 172
- 173
- 174
- …
- следующая ›
- последняя »
