Особенности архитектуры универсальных микропроцессоров. Механов В.Б. - 69 стр.

рый в следующем такте возобновляет работу с локальной ши-
ной.
     QS1, QS0 (Queue State) – входные сигналы кода состояния
очереди команд. Они позволяют сопроцессору следить за со-
стоянием очереди команд ЦП с тем, чтобы синхронизировать
начало выполнения очередной команды. Состояние очереди ко-
дируется следующим образом (табл. 3.1).

                                                     Таблица 3.1
  QS1,QS0                    Состояние очереди
    00      Очередь не изменилась
    01      Первый байт команды взят из очереди
    10      Очередь реинизиализировалась (пуста)
    11      Очередной байт команды взят из очереди

     INT (Interrupt) – выходной сигнал запроса прерывания,
указывающий на возникновение незамаскированной исключи-
тельной ситуации. Обычно этот вывод подключается ко входу
контроллера прерываний.
     BUSY – выходной сигнал занятости; сигнал ВUSY = 1 ука-
зывает на то, что сопроцессор выполняет команду. Этот вывод
соединяется с выводом TЕST ЦП, обеспечивая тем самым син-
хронизацию его работы и сопроцессора. В случае возникновения
незамаскированной исключительной ситуации сигнал BUSY ос-
тается активным до тех пор, пока флаг исключительной ситуа-
ции не будет сброшен.
     READY – входной сигнал готовности от внешних уст-
ройств. Сигнал RDY подтверждения готовности от памяти или
ВУ синхронизируется тактовым генератором, который форми-
рует сигнал READY для АСП и ЦП.
     RESET – входной сигнал сброса (начальной установки),
устанавливающий сопроцессор в начальное состояние. Дли-
тельность сигнала RESET = 1 должна составлять не менее четы-
рех периодов тактовой частоты.
     CLK (Clock) – входной сигнал тактовой частоты от генера-
тора тактовых импульсов, осуществляющий временную синхро-
низацию работы сопроцессора. Допустимый диапазон частот
2–5 МГц.
                              69