Организация микропроцессорных систем. Учебное пособие. Могнонов П.Б. - 122 стр.

       — специальную логику для умножения и деления.
       Исполнительный блок имеет два входа: первый связан с внутренней 32-разрядной
шиной данных; второй, по которому поступает непосредственный операнд и смещение - с
декодера команд.
       32-разрядные компоненты по двум шинам поступают одновременно на диспетчер
памяти сегментов, осуществляющий формирование исполнительного адреса операнда. В
сегментном диспетчере памяти производится проверка защиты сегментов, прав доступа, а
также формируется линейный адрес операнда в зависимости от режима работы
микропроцессора.
       В реальном режиме (см. параграф 2.1) страничная адресация не используется, поэтому
полученный из сегментного диспетчера памяти линейный адрес является физическим. При
страничной организации памяти преобразование линейного адреса осуществляется с
помощью кэш-памяти страниц. Каждая страница величиной в 4 Кбайт имеет собственную
защиту. Результатом страничной адресации является физический адрес, который поступает в
блок управления шиной.
       В микропроцессоре 80386 используется принцип двухуровневого управления, при
котором, помимо центрального блока управления (микропрограммного), осуществляющего
общую координацию работы всех ФБ, каждый ФБ имеет также и собственный (локальный)
блок управления.
       Рост производительности МП 80386 достигнуто за счет следующих факторов:
повышение тактовой частоты; повышения пропускной способности внешней шины;
совершенствования внутренней структуры. Применение в МП 80386 технологии КМОП с
повышенной плотностью с проектными нормами 1,5 мкМ позволило поднять тактовую
частоту до несколько десятков МГц. Увеличение ширины шины данных в два раза при
тактовой частоте 16 МГц привело к повышению пропускной способности шины до 32
Кбайт/сек.
       Основным классическим методом повышения быстродействия, используемых во всех
микропроцессорах семейства 80×86, является конвейеризация. При этом последовательность
выполнения команд разделяется на следующие фазы:
       — выборка команды;
       — декодирование команды;
       — формирование адреса операнда;
       — выполнение команды;
       — сохранение результата.
       Конвейер микропроцессора 80386 позволяет совмещать выполнение различных фаз
нескольких команд; при этом блоки микропроцессора работают параллельно. Каждая фаза
выполняется соответствующим операционным блоком. Различные фазы выполнения команд
могут разделять во времени один и тот же функциональный блок. Например, блок
управления шиной может быть использован как для выполнения фазы выборки команды, так
и для выборки операнда из памяти. Время выполнения команды зависит от типа команды,
занятости блоков, времени доступа к запоминающему устройству (если команда обращается
за операндом в память) и других факторов. Конвейер МП 80386 состоит из пяти ступеней:
блока управления шиной, блока предвыборки команд, блока декодирования команд, блока
управления памятью и исполнительного блока.
       В идеальном случае все ступени конвейера должны быть сбалансированы по времени
выполнения операций. Однако в микропроцессоре 80386, например, время дешифрации
команды может изменяться в зависимости от длины команды. Поэтому для достижения
максимальной эффективности конвейеризации блок предварительной выборки и блок
декодирования команд содержат буферы типа FIFO.
       Существенное влияние на работу конвейера 80386 оказывает исполнительный блок,
который используется при выполнении большинства команд. Поэтому для ускорения