Организация микропроцессорных систем. Учебное пособие. Могнонов П.Б. - 140 стр.

UptoLike

ВУЗ: 

ВСГУТУ | Улан-Удэ

Составители: 

Рубрика: 

Рис. 6.11. Структурная схема процессора Pentium
осуществляться переход. Процессор Pentium реализует схему динамического предсказания
переходов с
64 битовая шина данных
буфером ВТВ на 256 вхождений. Если предсказано, что перехода не будет, то продолжается
последовательная предвыборка. Если переход предсказан, то включается другой буфер
предвыборки, который выбирает команды, начиная с той, на которую должен произойти
переход. В обоих случаях команды ветвления выполняются без штрафных циклов. Если
переход предсказан ошибочно, условный переход, выполняемый на U-конвейере, требует
три штрафных цикла, а на V-конвейере – четыре. Ошибочно предсказанный вызов
подпрограммы или безусловный переход требует три штрафных цикла на любом конвейере.
На второй стадии (D1) два параллельных дешифратора декодируют и отправляют на
выполнения две последовательные команды. Дешифраторы определяют, одна или две
команды будут выполняться в соответствии с правилами сдваивания. На третьей стадии (D2)
определяются адреса операндов в памяти. На этой стадии команды, содержащие смещение и
непосредственный операнд, а также базовый и индексный режимы адресации, выполняются
за один такт.
Буфер
переходов
TLB
8 Кб
КЭШ команд
предвыборка
адреса
Буферы
п
р
е
д
выбо
р
ки
Декодеры команд
Указатель
команд
Управляющее
ПЗУ
256
Устройство
управления
Генерация
адреса
(U)
Генерация
адреса
(V)
Файл регистров
АЛУ (U)
Устройство сдвига
АЛУ (V)
КЭШ данных
TLB
8 Кб
FPU
Управление
Файл регистров
Сложение
Деление
Умножение
80
80
32
32
32
32
32
32
УУС
32 битовая
шина адреса
У
У
Ш
ШД
ША
ШУ 
осуществляться переход. Процессор Pentium реализует схему динамического предсказания
переходов с


                       предвыборка    TLB        8 Кб
          Буфер           адреса
        переходов                     КЭШ команд

                                               256
                                  Буферы
                  Указатель
                                предвыборки
                   команд                               Управляющее
                              Декодеры команд
                                                            ПЗУ

       УУС
                              Устройство
                              управления


                       Генерация Генерация
ШД                       адреса    адреса
ША У
                           (U)       (V)                       FPU
   У                                                        Управление
ШУ
   Ш
                                                          Файл регистров
                           Файл регистров
                                                           80
                        АЛУ (U) АЛУ (V)                      Сложение      80

                           Устройство сдвига
                                                              Деление

                                                             Умножение

                  32                  32
                            КЭШ данных
                  32                  32
                  32         TLB 8 Кб 32
             32 битовая
             шина адреса
                                        64 битовая шина данных


       Рис. 6.11. Структурная схема процессора Pentium

буфером ВТВ на 256 вхождений. Если предсказано, что перехода не будет, то продолжается
последовательная предвыборка. Если переход предсказан, то включается другой буфер
предвыборки, который выбирает команды, начиная с той, на которую должен произойти
переход. В обоих случаях команды ветвления выполняются без штрафных циклов. Если
переход предсказан ошибочно, условный переход, выполняемый на U-конвейере, требует
три штрафных цикла, а на V-конвейере – четыре. Ошибочно предсказанный вызов
подпрограммы или безусловный переход требует три штрафных цикла на любом конвейере.
       На второй стадии (D1) два параллельных дешифратора декодируют и отправляют на
выполнения две последовательные команды. Дешифраторы определяют, одна или две
команды будут выполняться в соответствии с правилами сдваивания. На третьей стадии (D2)
определяются адреса операндов в памяти. На этой стадии команды, содержащие смещение и
непосредственный операнд, а также базовый и индексный режимы адресации, выполняются
за один такт.

Страницы