Организация компьютерных систем. Орлов С.П - 145 стр.

UptoLike

ВУЗ: 

СамГТУ | Самара

Составители: 

Рубрика: 

1. Впервые применён интегрированный в ядро процессора
контроллер памяти, поддерживающий двух- и трёхканальную память
DDR3 SDRAM.
2. В архитектуре Nehalem появилась новая межмодульная после-
довательная шина Intel QuickPath Interconnect (QPI) с архитектурой
"точка-точка" (point-to-point). Такая организация межблочных соеди-
нений внутри процессора представляет собой более производитель-
ное, масштабируемое и экономичное решение по сравнению с си-
стемной шиной процессора – Front Side Bus (FSB).
3. В некоторых модификациях процессоров будет представлено
интегрированное графическое ядро (IGP). Графический чип не разво-
дится на процессорном кристалле, однако будет именно интегриро-
ван в единый корпус процессора.
4. Возвращается технология гипертредовой обработки данных –
Intel HyperThreading, известная по процессорам Pentium 4. Теперь
каждое ядро процессора вновь способно обрабатывать одновременно
два потока данных по технологии параллельной обработки потоков
Simultaneous Multi-Threading (SMT).
5. Использование общей кэш-памяти третьего уровня с инклю-
зивным механизмом вытеснения.
6. Новый набор SSE4.2.
Все новые процессоры, включая версии с четырьмя, шестью и
даже восемью ядрами, будут изготавливаться на едином кристалле –
в отличие от большинства предшествовавших конструкций, где в
едином корпусе объединялись одно- и двуядерные кристаллы.
В новых процессорах дебютируют модуль предсказания ветвле-
ний второго уровня, а также буфер ассоциативной трансляции TLB
второго уровня. Введение TLB второго уровня дает такую же выгоду,
как и использование двухуровневой кэш-памяти.
TLB первого уровня состоит из двух ассоциативных кэшей: TLB
команд (128 строк) и TLB данных (64 строки). Буфер TLB второго
уровня - общий для адресов команд и данных и содержит 512 строк.
147

Страницы