Проектирование специализированных СБИС. Рындин Е.А. - 86 стр.

UptoLike

ВУЗ: 

ТТИ ЮФУ | Таганрог

Составители: 

Рубрика: 

88
Язык VHDL в настоящее время используется в качестве междуна-
родного стандарта описания вычислительных систем (ВС) любого уровня
сложности (микросхема, плата, блок, устройство, ЭВМ, комплекс).
Язык описания VHDL может быть использован на всех этапах разработки
электронных систем: проектирование, верификация, синтез и тестирование
аппаратуры, передача данных о проекте.
При описании цифровой системы на языке VHDL пользователь может
употреблять пять различных типов описаний: объявление объекта проекта,
архитектурное тело, объявление конфигурации, объявление пакета и тело
пакета. Каждое из описаний является самостоятельной конструкцией языка
VHDL, может быть независимо проанализировано анализатором и поэтому
получило название "Модуль проекта" (design unit). Модули проекта, в свою
очередь, можно разбить на две категории: первичные и вторичные. К первич-
ным модулям относятся различного типа объявления. Ко вторичным - отдель-
но анализируемые тела первичных модулей. Один или несколько модулей
проекта могут быть помещены в один файл MS DOS, называемый файлом
проекта (design file).
Объект проекта (entity) представляет собой описание компоненты проек-
та, имеющей заданные входы и выходы и выполняющей определенную функ-
цию. Объект проекта может представлять всю проектируемую систему, неко-
торую подсистему, устройство, узел, стойку, плату, кристалл, макроячейку,
логический элемент и т.п.
В описании объекта проекта можно использовать компоненты, которые,
в свою очередь, могут быть описаны как самостоятельные объекты проекта
более низкого уровня. Таким образом, каждый компонент объекта проекта
может быть связан с объектом проекта более низкого уровня. В результате
такой декомпозиции проекта пользователь строит иерархию объектов проекта,
представляющих весь проект в целом. Такая совокупность объектов проекта
называется иерархией проекта (design hierarchy).
Каждый объект проекта состоит, как минимум, из двух различных типов
описаний: описания интерфейса и одного или более архитектурных тел.
Интерфейс описывается в объявлении объекта проекта (entity declaration)
и определяет только входы и выходы.
Для описания поведения объекта или его структуры служит архитектур-
ное тело (architecture body).
Чтобы задать, какие объекты использованы для создания проекта, ис-
пользуется объявление конфигурации (configuration declaration).
В языке VHDL предусмотрен механизм пакетов для часто используемых
описаний, констант, типов, сигналов. Эти описания помещаются в объявлении
пакета (package declaration).

Страницы