Субмикронные интегральные схемы: элементная база и проектирование. Рындин Е.А - 50 стр.

UptoLike

ВУЗ: 

ТТИ ЮФУ | Таганрог

Составители: 

Рубрика: 

99
где a - усредненный шаг размещения ПЛМ.
Суммарную длину обратных связей в ПЛМ оценим следующим образом [88]:
aml 3
ОС
СВ
» . (114)
С учетом (113) и (114)
С
СВ
l выразится как
(
)
mkaNl
k
422
С
ПЛМ
С
СВ
++= . (115)
Таким образом, среднюю длину связей, приходящуюся на один БПЛИС, с
учетом (110), (111) и (115) можно записать следующим образом:
÷
ø
ö
ç
è
æ
+++= )422(
3
1
С
ПЛМ
3
С
С
ПЛИС
БПЛИС
СР
mkNN
N
S
l
k
. (116)
Тогда средняя длина связей, приходящаяся на один эквивалентный ЛЭ 1-го
уровня в ПЛИС может быть выражена как
.)422(
3
11
С
ПЛМ
3
С
С
ПЛИС
C
ПЛМ
С
ПЛМ
БПЛИС
СР
ПЛИС
СР
÷
ø
ö
ç
è
æ
+++=
==
mkNN
N
S
Nm
Nm
l
l
k
(117)
Как известно, быстродействие СБИС в значительной степени определяют
межсоединения на кристалле. Это справедливо как для ПЛИС и БМК, так и для за-
казных схем. Учитывая это обстоятельство, оценим среднее время задержки СБИС
как задержку в линиях связи, приходящуюся на один логический элемент [88]:
2
0
0Д
lC
d
bl
b
l
RC
àà
=== r
ee
rt , (118)
где R - сопротивление проводника; С - емкость проводника;
à
r - удельное поверх-
ностное сопротивление проводника; l - длина проводника; b - ширина проводника;
100
Д
e
- относительная диэлектрическая проницаемость разделительного диэлектрика;
0
e
- диэлектрическая проницаемость вакуума; d - толщина диэлектрика; C
o
-
удельная емкость проводника.
Таким образом, среднее время задержки в ЗС, приходящееся на один ЛЭ,
обусловленное задержкой в межсоединениях, выразится как
2ЗС
СР0
ЗС
СР
)(lC
à
= rt . (119)
Среднее время задержки в БМК, приходящееся на один эквиалентный ЛЭ
первого уровня, выразим аналогично (119):
2БМК
СР0
БМК
СР
)(lC
à
= rt . (120)
Для оценки среднего времени задержки в ПЛИС, приходящегося на один ЛЭ
первого уровня, необходимо дополнительно учесть задержки в элементах коммута-
ции. Известно, что средний коэффициент разветвления по выходу для СБИС с про-
извольной логикой n » 2 [20]. Поскольку каждый выход эквивалентного ЛЭ под-
ключен в среднем к двум входам, число ключей, необходимых для коммутации это-
го выхода, примерно равно трем (рис. 62) [88].
Рис. 62. Коммутация эквивалентного логического элемента
Таким образом, выражение для среднего времени задержки ПЛИС будет
иметь вид
К
2ПЛИС
СР0
ПЛИС
СР
3)( trt +=
à
lC , (121)

Страницы