Архитектуры процессоров. Ульянов М.В. - 50 стр.

UptoLike

ВУЗ: 

МИРЭА | Москва

Составители: 

Рубрика: 

- 50 -
9.2 Память с чередование адресов
Архитектура быстрой памяти с чередованием адресов возникла для сгла-
живания различия в скорости между конвейерным процессором с конвейером
команд и конвейером данных и обычной адресной оперативной памятью. Ана-
лиз обращений в память, особенно при обработке массивов, показывает, что
доля обращений с последовательно увеличивающимися адресами достаточно
значительна.
Для согласования с конвейером необходимо, что бы было реали-
зовано упреждающее чтение в быструю регистровую память для последова-
тельных адресов. Такое упреждающее чтение и реализовано в архитектуре с че-
редованием адресов.
Основная идея состоит в том, что адресное пространство разделяется ме-
жду банками оперативной памяти так, что соседние слова располагаются в
раз-
ных банках. При обращении по некоторому адресу все эквивалентно адресо-
ванные слова всех банков считываются в быструю специальную память, назы-
ваемую фиксатором. При обращении к следующему слову содержимое извле-
кается из фиксатора без обращения к самой оперативной памяти. Схема такой
памяти приведена на рис 9.1
Доступ к памяти с использованием
чередования адресов
Рис 9.1
Рассмотрим более подробно реализацию архитектуры памяти с чередова-
нием адресов:
Разделим память на m банков
В
0
, В
1,
... , B
m-1
одинаковой емко-
БАНК 0
Адреса ОП
0
4
8
12
16
20
БАНК 1
Адреса ОП
1
5
5
13
17
21
БАНК 2
Адреса ОП
2
6
10
14
18
22
БАНК 3
Адреса ОП
3
7
11
15
19
23
Фиксатор Фиксатор
Фиксатор
Фиксатор 
                                    - 50 -

9.2   Память с чередование адресов
      Архитектура быстрой памяти с чередованием адресов возникла для сгла-
живания различия в скорости между конвейерным процессором с конвейером
команд и конвейером данных и обычной адресной оперативной памятью. Ана-
лиз обращений в память, особенно при обработке массивов, показывает, что
доля обращений с последовательно увеличивающимися адресами достаточно
значительна. Для согласования с конвейером необходимо, что бы было реали-
зовано упреждающее чтение в быструю регистровую память для последова-
тельных адресов. Такое упреждающее чтение и реализовано в архитектуре с че-
редованием адресов.
      Основная идея состоит в том, что адресное пространство разделяется ме-
жду банками оперативной памяти так, что соседние слова располагаются в раз-
ных банках. При обращении по некоторому адресу все эквивалентно адресо-
ванные слова всех банков считываются в быструю специальную память, назы-
ваемую фиксатором. При обращении к следующему слову содержимое извле-
кается из фиксатора без обращения к самой оперативной памяти. Схема такой
памяти приведена на рис 9.1
            Доступ к памяти с использованием чередования адресов


       БАНК 0          БАНК 1           БАНК 2          БАНК 3

       Адреса ОП       Адреса ОП        Адреса ОП       Адреса ОП

       0               1                2               3
       4               5                6               7
       8               5                10              11
       12              13               14              15
       16              17               18              19
       20              21               22              23


       Фиксатор        Фиксатор         Фиксатор        Фиксатор


                                   Рис 9.1
      Рассмотрим более подробно реализацию архитектуры памяти с чередова-
нием адресов: Разделим память на m банков В0, В1, ... , Bm-1 одинаковой емко-

Страницы