Цифровая звукозапись. Вологдин Э.И. - 52 стр.

UptoLike

ВУЗ: 

СПбГУТ | Санкт-Петербург

Составители: 

Рубрика: 

52
значении порядка интегратора достигается необходимое значение SNR 120…140 дБ.
Однако, с повышением частоты дискретизации увеличивается и скорость цифрового
потока, что приводит к уменьшению времени записи на дисковом носителе. Поэтому
приходиться искать компромис между значениями частоты дискретизации и порядком
интегратора. В настоящее время в качестве такого компромисного решения принят
коэффициент передискретизации равным 64. Из графиков на рис.6.7. видно, что при
таком значении K
os
отношение сигнал шум 120 дБ достигается только при
использовании SDM не менее 3 порядка.
На рис.6.8. приведена упрощенная схема 1-бит SDM первого порядка. В этой схеме
используется аналоговая передискретизация, поэтому частота дискретизации
выбирается в 2
x
выше одной из стандартных частот 44,1 или 48 кГц. При Kos = 64 и f
s
= 48 кГц f
sk
= 3,072 МГц. Аналоговый сигнал подается на
вход модулятора через антиэлайзинговый фильтр, в качестве
которого может использоваться простейший RC-интегратор,
так как требуется подавлять частоту Найквиста (1,5 МГц) и
выше.
В этой схеме нет классического дискретизатора,
выполняющего функцию амплитудно-импульсной
модуляции, отсутствует устройство выборки и хранения, но
работа всех узлов тактируется частотой дискретизации. В
качестве одноразрядного квантователя используется компаратор, который формирует
выходной сигнал положительной полярности только при условии, что входное
напряжение выше нуля. В приведенной схеме задержка на один такт осуществляется
D- триггером, на счетный вход которого подается сигнал с частотой дискретизации
sk
f
. Этот же триггер выполняет функцию дискретизатора. В таком варианте
исполнения при аналого-цифровом преобразовании сначала производится
квантование, а потом дискретизация. Одноразрядный ЦАП преобразует однополярный
выходной сигнал D-триггера в двух полярный.
В соответствии с приведенным алгоритмом в начале каждого такта
дифференциальный усилитель вырабатывает на своем выходе разностный сигнал “a”
между входным напряжением “V” и выходным напряжением одноразрядного ЦАП.
Интегратор добавляет напряжение “a” к своему выходному напряжению,
сформированном в предыдущем такте. Это новое напряжение “b” подается на вход
компаратора нуля. На выходе компаратора формируется логическая 1, если b > 0 и
логический 0, если b < 0. Временная диаграмма, поясняющая работу всех узлов АЦП
при напряжении на входе +0,6 В приведена на рис. 6.9.
j 1 j 1 j 1
j 1 j j 1
j 1
j 1
j 1
j
j 1
j
Алгоритм работы :
a V d
b b a
1; b 0
c
0; b 0
1; c 0
d
1; c 0
+ + +
+ +
+
+
+
+
= −
= +
>
=
>
=
− =
j 1 j 1 j 1
a V d
выход дифференциального
усилителя
+ + +
= −
j 1 j 1 j
b a b
выход интегратора
+ +
= +
j 1
j 1
j 1
1,
если b 0 выход компаратора
c
0, если b 0
+
+
+
>
=
≤
j
j 1
j
1,
если c 1 опорный сигнал 1В
d
1, если c 0
+
= − ±
=
− =
j 1
V
входной аналоговый сигнал 0.6 В
+
− +
sk s os
f f K
счетный вход D триггера
= ⋅ − −
e
сигнал DSD (выход D триггера),
задержка на 1 такт
− −
Рис.6.9.
Временная диаграмма и алгоритм работы 1
-
бит
АЦП на основе сигма
-
дельта мод
у
лятора

Страницы