ВУЗ:
Составители:
16
Таблица 4.1
Таблица истинности устройств, изображенных на рис. 4.1 – 4.6.
Таблица 4.2
Таблица истинности устройства проверки на четность
Входные
сигналы
Выходной
сигнал
SA3 SA2 SA1 HL1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Входные
сигналы
Выходной
сигнал
SA2 SA1 HL1
0 0
0 1
1 0
1 1
Рис. 4.9. Схема для исследования двоично-
го одноразрядного сумматора
Страницы
- « первая
- ‹ предыдущая
- …
- 14
- 15
- 16
- 17
- 18
- …
- следующая ›
- последняя »