Составители:
28
Таблица 3.1
ЗУ
О б о значение Технология
Органи-
зация
Максимальное
время выборки, нс
П от реб л я емая
мощность ,мВт/бит
ПЗУ
ППЗУ
ОЗУ
К505РЕ3
К556РЕ6
К556РЕ5
К568РЕА
К155РЕ21
К556РЕ4
К500РЕ149
К558РЕ1
К505РР1
К558РР1
К558РР11
К565РУ1
К565РУ3
К565РУ2
К522РУ1
К541РУ1А
К500РУ415
НСТЛМ
–
–
n-МОП
ТТЛ
ТТЛШ
ЭСТЛ
Стеклообразны й
полупро водник
–
И
2
Л
То же
n-
МОП
То же
– » –
– » –
И
2
Л
ЭСТЛ
512
8
2048
8
2048
8
2048
8
256
4
256
4
256
4
256
8
256
8
1048
1
1024
1
4096
1
4096
1
1638
1
1024
1
4096
1
1024
1
1,5
–
850
850
60
90
35
5000
–
5000
5000
200
200
450
800
180
30
0,25
–
0,03
0,03
0,4
0,6
0,68
0,15
–
0,15
0,3
0,12
0,06
0,4
0,03
0,16
0,7
3.2. Организация памяти
При построении систем памяти наибольшее распространение получи-
ли БИС ЗУ с конфигурацией n×k (n = 256, 512, 1028, 2048, 4096; k = 1, 4, 8).
Память микропроцессорных вычислителей обычно имеет разрядность, рав-
ную или кратную разрядности микропроцессоров. Поэтому для 8-разряд-
ног о микропроцессора необ х одима память с длиной слова 8 бит.
Восьмиразрядную память используют также 4-разрядные и секцион-
ные микропроцессоры с микропрограммным управлением.
Необходимая длина слова памяти достигается параллельным включе-
нием m БИС памяти, где m – длина слова в битах (обычно m = 8, 12, 16,
24, 32, 64), в 8-разрядном микропроцессоре для построения памяти с
организацией n×1. Совокупно сть восьми одноразрядных линий данных
всех восьми БИС ЗУ образует 8-разрядную шину данных системы памя-
ти. Линии адреса и чтения/записи всех БИС включаются параллельно
для одновременного обращения ко всем БИС ЗУ.
Часто разрядность шины адреса микропроцессора в два раза больше
разрядности ее шины данных. Так, в 8-разрядном микропроцессоре Intel
8085 применение 16-разрядного адреса обеспечивает адресацию 65536
Страницы
- « первая
- ‹ предыдущая
- …
- 26
- 27
- 28
- 29
- 30
- …
- следующая ›
- последняя »
