Сигнальные процессоры. Аксенов В.П. - 22 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

22
Рис. 14. Обобщенная структурная схема сигнального процессора
относятся аналого-цифровое и цифро-аналоговое преобразование (АЦП, ЦАП),
выполняемое кодеком, организация массива дискретных отсчетов сигналов в
памяти данных X, Y, умножение, сложение, умножение с накоплением в блоке
MAC (multiply and accumulate), перебор элементов массива в соответствии с
выбранной последовательностью индексов с помощью генератора адреса.
Обычно генератор адреса поддерживает бит-реверсивную адресацию элемен-
тов массива, которая необходима при вычислении быстрого преобразования
Фурье.
Синтезатор тактовой частоты обеспечивает регулирование скорости вы-
полнения программы и потребляемой мощности. Поддержка операций с пла-
вающей запятой может отсутствовать, она включается обычно в 32-разрядные
процессоры. Процессорное ядро часто дополняют средствами тестирования и
отладки с помощью унифицированного интерфейса JTAG. Сторожевой таймер
WDT обеспечивает выход процессора в исходное состояние при зависании про-
граммы. Host-интерфейс применяется в качестве средства связи с компьюте-
Процессорное ядро
Блок управления
Генераторы
адреса
Блок
управления
программой
Синтезатор
тактовой
частоты
Контроллер
прерываний
Блок выполнения команд
с фиксированной
запятой
с плавающей
запятой
МАС
АЛУ
Сопроцессоры:
фильтр-сопроцессор,
сопроцессор цикли-
ческого кода
Блок отладки
и контроля
JTAG,
WDT
Подсистема ввода/вывода
Периферийные устройства:
кодек, таймер, порты ввода/
вывода, host-интерфейс
Подсистема хранения
Память
программ
Память
данных Х
Память
данных Y
Память
загрузки 
                                                                  Процессорное ядро

         Блок управления             Блок выполнения команд
                                                                          Блок отладки
    Генераторы       Блок         с фиксированной     с плавающей
                                      запятой             запятой
                                                                          и контроля
      адреса      управления
                  программой                          Сопроцессоры:            JTAG,
     Синтезатор                     МАС АЛУ         фильтр-сопроцессор,        WDT
      тактовой     Контроллер                       сопроцессор цикли-
      частоты      прерываний                       ческого кода




     Подсистема ввода/вывода                                   Подсистема хранения
    Периферийные устройства:
    кодек, таймер, порты ввода/          Память         Память       Память      Память
    вывода, host-интерфейс              программ       данных Х     данных Y    загрузки




           Рис. 14. Обобщенная структурная схема сигнального процессора


относятся аналого-цифровое и цифро-аналоговое преобразование (АЦП, ЦАП),
выполняемое кодеком, организация массива дискретных отсчетов сигналов в
памяти данных X, Y, умножение, сложение, умножение с накоплением в блоке
MAC (multiply and accumulate), перебор элементов массива в соответствии с
выбранной последовательностью индексов с помощью генератора адреса.
Обычно генератор адреса поддерживает бит-реверсивную адресацию элемен-
тов массива, которая необходима при вычислении быстрого преобразования
Фурье.
     Синтезатор тактовой частоты обеспечивает регулирование скорости вы-
полнения программы и потребляемой мощности. Поддержка операций с пла-
вающей запятой может отсутствовать, она включается обычно в 32-разрядные
процессоры. Процессорное ядро часто дополняют средствами тестирования и
отладки с помощью унифицированного интерфейса JTAG. Сторожевой таймер
WDT обеспечивает выход процессора в исходное состояние при зависании про-
граммы. Host-интерфейс применяется в качестве средства связи с компьюте-


                                           22

Страницы