Сигнальные процессоры. Аксенов В.П. - 40 стр.

процессора BMS подается на вход выбора кристалла CS ПЗУ, сигнал CMS –
на вход CS ОЗУ (рис. 23). Тем самым обеспечивается непосредственное со-
единение микросхем памяти и процессора без дополнительных микросхем де-
шифрации адреса, необходимых в универсальных процессорах.
     Системный интерфейс допускает управление шинами со стороны внеш-
него устройства. Когда периферийное устройство формирует импульс запроса
BR на прямой доступ к внутренней памяти процессора, то в следующем ко-
мандном цикле шина данных, адреса и семь выводов шины управления PMS ,
DMS , BMS , CMS , IOMS , RD , WR переводятся в высокоомное Z-состояние,
если они не были заняты в это время обменом с внешней памятью. Затем про-
цессор вырабатывает ответный сигнал подтверждения BG , информирующий
запросившее устройство о том, что шины освобождены, и останавливает вы-
полнение программы на время обмена.
     Последовательные порты SPORT0 и SPORT1 обеспечивают подключение
сигнального процессора к большинству стандартных последовательных уст-
ройств. Они поддерживают передачу данных словами от 3 до 16 бит и аппарат-
ное сжатие информации с помощью А- или μ-закона компандирования. Порт
SPORT0 может также работать в режиме многоканальной передачи данных 24-
или 32-разрядными словами при обмене с последовательными ЦАП и АЦП.
     Для уменьшения количества выводов и размеров корпуса микросхемы
некоторые сигналы процессора мультиплексируются. Два последовательных
порта, внешние прерывания, шины адреса, данных и управления используют
выводы микросхемы ADSP-2189M, назначение которых меняется в различных
режимах работы процессора (рис. 24).
     В полном режиме входной сигнал управления MODE C равен нулю,
через выводы мультиплексора проходят адресные сигналы A13:0 и три млад-
ших разряда шины данных D2:0. Противоположный уровень управляющего
сигнала MODE C = 1 пропускает через мультиплексор другую группу сигналов
– IAD 15:0.

                                      40