Сигнальные процессоры. Аксенов В.П. - 55 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

55
Рис. 33. Кодек AD73322 с последовательным интерфейсом
Последовательный интерфейс позволяет подключить одно или несколько
устройств в соответствии с промышленным DSP стандартом, в том числе и сиг-
нальные процессоры семейства ADSP-218х. Схема подключения кодека к про-
цессору и внешнему генератору приведена на рис. 34.
Напряжения аналоговых сигналов Uвх1 и Uвх2, подаваемые на входы
VFBP1 и VFBP2 первого и второго каналов микросхемы кодека AD73322, пре-
образуются с помощью АЦП1 и АЦП2 в пропорциональные 16-разрядные дво-
ичные числа и передаются последовательным кодом с выхода SDO (Serial Data
Output) на вход DR (Data Read) последовательного порта SPORT сигнального
процессора (рис. 35). Промежуток времени, который отводится порту на прием
бита, определяется одним периодом сигнала битовой синхронизации SCLK.
В начале каждого пакета данных из 16 бит кодек формирует импульс кад-
ровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессо-
ра начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных
слов АЦП первого и второго каналов кодеку необходимо сформировать 32 им-
Кадровая
синхронизация
Внешний
генератор
SCLK
Последова-
тельный выход
Последова-
тельный вход
U
вх1
MCLK
VOUT2
VFBP2
VFBP1
VOUT1
ΣΔ АЦП
Канал 1
ΣΔ ЦАП
Канал 1
ΣΔ АЦП
Канал 2
ΣΔ ЦАП
Канал 2
Последова-
тельный
интерфейс
16
16
16
16
SDO
SDI
U
вх2
U
вых1
U
вых2
Регистры управления
A
,
B
,
C
,
D
,
E
,
F
,
G
,
H
Делитель
частоты
SDOFS
SDIFS
Битовая
синхронизация
         Uвх1          ΣΔ АЦП              16
 VFBP1                                                               Последова-
                       Канал 1
                                                                     тельный выход
                                                                            SDO
         Uвых1         ΣΔ ЦАП              16
 VOUT1
                       Канал 1
                                                       Последова-
                                           16
                                                       тельный           Последова-
         Uвх2           ΣΔ АЦП                         интерфейс
 VFBP2                                                                   тельный вход
                        Канал 2                                             SDI

         Uвых2         ΣΔ ЦАП
                                            16          Делитель
 VOUT2                                                                      SCLK
                       Канал 2                          частоты
                                                                         Битовая
                                                                         синхронизация
                              Регистры управления
                                                                              SDOFS
                              A, B, C, D, E, F, G, H
Внешний                                                                      SDIFS
генератор
                                                                         Кадровая
 MCLK                                                                    синхронизация


                 Рис. 33. Кодек AD73322 с последовательным интерфейсом


     Последовательный интерфейс позволяет подключить одно или несколько
устройств в соответствии с промышленным DSP стандартом, в том числе и сиг-
нальные процессоры семейства ADSP-218х. Схема подключения кодека к про-
цессору и внешнему генератору приведена на рис. 34.
     Напряжения аналоговых сигналов Uвх1 и Uвх2, подаваемые на входы
VFBP1 и VFBP2 первого и второго каналов микросхемы кодека AD73322, пре-
образуются с помощью АЦП1 и АЦП2 в пропорциональные 16-разрядные дво-
ичные числа и передаются последовательным кодом с выхода SDO (Serial Data
Output) на вход DR (Data Read) последовательного порта SPORT сигнального
процессора (рис. 35). Промежуток времени, который отводится порту на прием
бита, определяется одним периодом сигнала битовой синхронизации SCLK.
     В начале каждого пакета данных из 16 бит кодек формирует импульс кад-
ровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессо-
ра начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных
слов АЦП первого и второго каналов кодеку необходимо сформировать 32 им-


                                             55

Страницы