Сигнальные процессоры. Аксенов В.П. - 57 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

57
Одновременно с приемом данных от АЦП процессор передает два 16-
разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматически
записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 – в за-
висимости от того, к какому последовательному интерфейсу подключена мик-
росхема AD73322. Формирование сигнала SСLK показано на рис. 36.
Рис. 36. Программное управление сигналом кодека SСLK
Программируемый делитель частоты внешнего генератора, подключенно-
го ко входу кодека МСLK, может задать один из пяти коэффициентов деления
1, 2, 3, 4 и 5.
Выбор коэффициента деления определяется разрядами 4-6 регистра
управления В при формировании внутреннего сигнала DМСLK (табл. 7). По
умолчанию устанавливается коэффициент деления 1 : 1.
Второй программируемый делитель частоты микросхемы AD73322 опре-
деляет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В (табл.
8). Частота дискретизации аналогового сигнала F
S
определяется битами 0-1
регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512,
DMCLK/1024 и DMCLK/2048 (табл. 9). После включения питания процессора
по умолчанию устанавливается минимальная частота дискретизации
F
S
=DMCLK/2048 = 8 кГц.
Частота
F
S
Делитель частоты
МСLK
МСLK
DМСLK
Делитель 1
частоты DМСLK
SСLK
Регистр управления В
MCD2
MCD1
MCD0
SCD1
SCD0
16,384 МГц
Делитель 2
частоты DМСLK
DIR1
DIR0
Битовая частота
      Одновременно с приемом данных от АЦП процессор передает два 16-
разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматически
записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 – в за-
висимости от того, к какому последовательному интерфейсу подключена мик-
росхема AD73322. Формирование сигнала SСLK показано на рис. 36.


      МСLK         Делитель частоты
                                      DМСLK                              SСLK
                                                    Делитель 1
  16,384 МГц            МСLK                     частоты DМСLK           Битовая частота


                                                                    Делитель 2
                                                                 частоты DМСLK
                                                                                 Частота
                                                                                      FS
                  MCD2 MCD1   MCD0                 SCD1   SCD0    DIR1    DIR0

                                  Регистр управления В


                   Рис. 36. Программное управление сигналом кодека SСLK


      Программируемый делитель частоты внешнего генератора, подключенно-
го ко входу кодека МСLK, может задать один из пяти коэффициентов деления
1, 2, 3, 4 и 5.
      Выбор коэффициента деления определяется                    разрядами 4-6 регистра
управления В при формировании внутреннего сигнала DМСLK (табл. 7). По
умолчанию устанавливается коэффициент деления 1 : 1.
      Второй программируемый делитель частоты микросхемы AD73322 опре-
деляет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В (табл.
8). Частота дискретизации аналогового сигнала FS определяется битами 0-1
регистра В и может            принимать 4 значения: DMCLK/256, DMCLK/512,
DMCLK/1024 и DMCLK/2048 (табл. 9). После включения питания процессора
по    умолчанию         устанавливается    минимальная           частота     дискретизации
FS=DMCLK/2048 = 8 кГц.


                                            57

Страницы