Язык описания электронной аппаратуры VHDL. Берчун Ю.В. - 7 стр.

Standardization Group), формы задания тестов для VHDL-моделей (группа WAVES — Wave-
form and Vector Exchange to Support Design and Test Verification), задания параметров задер-
жек компонент (группа VITAL — VHDL Initiative Towards Application-Specific Integrated Cir-
cuit Libraries), алфавита представления значений сигналов в моделях и операции в этом ал-
фавите (стандарт IEEE std_logic_1164) и т.д.
     Язык Verilog был разработан в 1985 году фирмой Gateway Design Automation как язык
моделирования, ориентированный на внутреннее применение. Позднее, в 1989 году, эта фир-
ма была куплена корпорацией Cadence, которая открыла Verilog для общественного исполь-
зования. После этого язык был стандартизован — IEEE 1364-1995. В отличие от VHDL, ко-
торый строго типизирован и синтаксически напоминает языки ADA и Paskal, Verilog базиру-
ется на C, имеет меньше встроенных возможностей саморасширения, но зато более прост в
реализации, имеет более развитый интерфейс с языком C и лаконичен. В настоящее время
принят стандарт IEEE 1364-2001, который, в частности, включил в себя ряд стилистических
средств, сближающих его с VHDL. Несмотря на то, что VHDL был создан раньше и предос-
тавляет более широкие возможности, Verilog стал достаточно популярен и компиляторы с
этого языка наряду с VHDL-компиляторами включены в подавляющее большинство САПР
БИС. Более того, зачастую поддерживается компиляция смешанных проектов.

2.2. Варианты использования HDL
      Проектировщик БИС может составить функциональное HDL-описание проектируемого
кристалла и, используя систему моделирования САПР, проверить его соответствие специфи-
кации (провести функциональную верификацию). После этого с помощью системы логиче-
ского синтеза автоматически синтезировать схему (получить её структурное HDL-описание)
в заданном элементном базисе. Затем моделирование полученной логической схемы оценить
корректность результатов синтеза. После чего с помощью системы автоматизированного
конструкторского проектирования провести трассировку соединений, а моделированием
проверить правильность работы схемы с учётом задержек и наводок.
      Возможен автоматический синтез схем с учётом контролепригодности, синтез контро-
лирующих тестов, а также анализ тестов на полноту и корректность. HDL используется не
только для представления проектируемых схем, но и для описания тестирующих программ
(testbench) и тестов.
     Имея в своём распоряжении выполненные с учётом требований многократного ис-
пользования HDL-описания ранее спроектированных устройств, с помощью САПР несложно
включать эти описания в состав новых проектов, повторно реализовать их на более совре-
менной технологии и т.д.
     Эксплуатационщик цифровой электронной аппаратуры при наличии документации в
виде HDL-описания устройства и тестирующей программы на их базе может осуществить
модернизацию схем, использовать HDL-модели при поиске неисправностей в схеме и дора-
ботке контрольных тестов.
     Стандартизация входных языков и внутренних интерфейсов подсистем САПР, в том
числе и на базе HDL, создаёт общую коммуникационную среду проектирования, позволяет

                                                7