Архитектура микроконтроллеров семейства MCS-51. Бояринов А.Е - 12 стр.

UptoLike

ВУЗ: 

ТГТУ | Тамбов

Составители: 

Рубрика: 

робно их организация будет описана в разделах 1.8 – 1.12 при рассмотрении особенностей работы мик-
роконтроллера в различных режимах.
1.8 УСТРОЙСТВО УПРАВЛЕНИЯ И СИНХРОНИЗАЦИИ
Кварцевый резонатор, подключаемый к внешним выводам микроконтроллера, управляет работой
внутреннего генератора, который в свою очередь формирует сигналы синхронизации. Устройство
управления (CU) на основе сигналов синхронизации формирует машинный цикл фиксированной дли-
тельности, равной 12 периодам генератора. Большинство команд микроконтроллера выполняется за
один машинный цикл. Некоторые команды, оперирующие с 2-байтными словами или связанные с об-
ращением к внешней памяти, выполняются за два машинных цикла. Только команды деления и умно-
жения требуют четырех машинных циклов. На основе этих особенностей работы устройства управления
производится расчет времени исполнения прикладных программ.
На схеме микроконтроллера к устройству управления примыкает регистр команд (IR). В его функ-
цию входит хранение кода выполняемой команды.
Входные и выходные сигналы устройства управления и синхронизации:
1 PSEN – разрешение программной памяти;
2 ALE – выходной сигнал разрешения фиксации адреса;
3 PROG – сигнал программирования;
4 EA – блокировка работы с внутренней памятью;
5 VPP – напряжение программирования;
6 RST – сигнал общего сброса;
7 VPD – вывод резервного питания памяти от внешнего источника;
8 XTAL – входы подключения кварцевого резонатора.
1.9 ПАРАЛЛЕЛЬНЫЕ ПОРТЫ ВВОДА/ВЫВОДА ИНФОРМАЦИИ
Все четыре порта (P0 – P3) предназначены для ввода или вывода информации побайтно. Каждый
порт содержит управляемые регистр-защелку, входной буфер и выходной драйвер.
Выходные драйверы портов P0 и P2, а также входной буфер порта P0 используются при обращении
к внешней памяти. При этом через порт P0 в режиме временного мультиплексирования сначала выво-
дится младший байт адреса, а затем выдается или принимается байт данных. Через порт P2 выводится
старший байт адреса в тех случаях, когда разрядность адреса равна 16 бит.
Все выводы порта P3 могут быть использованы для реализации альтернативных функций, перечис-
ленных в табл. 4. Эти функции могут быть задействованы путем записи 1 в соответствующие биты ре-
гистра-защелки (P3.0 – P3.7) порта P3.
4 Альтернативные функции порта P3
Сим-
вол
Раз-
ряд
Имя и назначение
RD Р3.7
Чтение. Активный сигнал низкого уровня
формируется аппаратно при обращении к
внешней памяти данных
WR Р3.6
Запись. Активный сигнал низкого уровня
формируется аппаратно при обращении к
внешней памяти данных
T1 Р3.5
Вход таймера/счетчика 1 или тест-вход
T0 Р3.4
Вход таймера/счетчика 0 или тест-вход
INT1 P3.3
Вход запроса прерывания 1. Воспринимает-
ся сигнал низкого уровня или срез
INT0 Р3.2
Вход запроса прерывания 0. Воспринимает-
ся сигнал низкого уровня или срез

Страницы