Основы схемотехники цифровых устройств. Конспект лекций. Брякин Л.А. - 86 стр.

ноль поступает на входы D1 и D4, блокируя информационный вход триггера D, то
есть спустя время задержки всего одного элемента после фронта синхросигнала из-
менение сигнала D не вызывает изменение состояния триггера. При этом ноль на
выходе D3 переводит выходной сигнал D5 в единицу, а D6 - в ноль. Время задерж-
ки триггера от фронта синхросигнала оказывается равным трём временам задержки
логических элементов.
     Аналогично триггер ведёт себя при D=0, только в этом случае блокирование
информационного сигнала происходит нулём с выхода D4 по входу D2.
     Предложенный анализ работы входной логики триггера, выполненной на
элементах D1, D2 показывает, что с появлением нарастающего фронта на входе
синхронизации спустя время задержки всего одного элемента происходит блокиро-
вание информационного входа так, что изменение состояния сигнала после этого не
приводит к изменению состояния триггера. Только с приходом следующего нарас-
тающего фронта синхросигнала возможна запись в триггер состояния информаци-
онного сигнала.
     Условное обозначение предложенного триггера с учётом асинхронных входов
представлено на рисунке 3.30.

                                S     S           Q
                                         T
                            D         D TM2
                            C         C
                            R         R

     Рис. 3.30. – Условное обозначение триггера микросхемы К555ТМ2
     Наличие асинхронных входов расширяет функциональные возможности
триггера. При подаче активного сигнала на любой из асинхронных входов блокиру-
ется работа синхронного входа D.
     3.5. Некоторые применения универсальных триггеров
     Простейшим применением D-триггеров и JK-триггеров является реализация
T-триггеров на их основе.