Основы схемотехники цифровых устройств. Брякин Л.А. - 84 стр.

                         0       1
                   C
                   D    1                  0
                  D1                       0
                            1
                            0              1
                  D2
                  D3            0
                        1                  1
                  D4
                            1                     0
                            0       1              0
                  D5
                  D6        1       0             1

     Рис. 3.29. – Временные диаграммы работы D-триггера
     Исходное состояние триггера D5, D6 задано и не противоречит комбинации
входных сигналов. Триггер хранит предыдущее состояние. При D=1 на выходе D2
формируется ноль, что приводит к появлению единицы на выходе D1. С приходом
нарастающего фронта синхросигнала наступает совпадение единиц на входах D3,
что приводит к появлению 0 на его выходе спустя время задержки элемента. Этот
ноль поступает на входы D1 и D4, блокируя информационный вход триггера D, то
есть спустя время задержки всего одного элемента после фронта синхросигнала из-
менение сигнала D не вызывает изменение состояния триггера. При этом ноль на
выходе D3 переводит выходной сигнал D5 в единицу, а D6 - в ноль. Время задерж-
ки триггера от фронта синхросигнала оказывается равным трём временам задержки
логических элементов.
     Аналогично триггер ведёт себя при D=0, только в этом случае блокирование
информационного сигнала происходит нулём с выхода D4 по входу D2.
     Предложенный анализ работы входной логики триггера, выполненной на
элементах D1, D2 показывает, что с появлением нарастающего фронта на входе
синхронизации спустя время задержки всего одного элемента происходит блокиро-
вание информационного входа так, что изменение состояния сигнала после этого не
приводит к изменению состояния триггера. Только с приходом следующего нарас-