Схемотехника МИС. Компьютерный электропривод - 27 стр.

UptoLike

ВУЗ: 

ТГТУ | Тамбов

Составители: 

Рубрика: 

счет деления тактовой частоты F
0
микропроцессора на код N
i
компьютера ПК. Мультиплексор М
коммутирует импульсы τ
i
на интервалах τ
j
по адресу кода N
j
в импульсы τ
ij
синхронизации угла
регулирования γ отсечкой по фазе амплитуд фаз A, B, C в преобразователе УВ.
Работу схемы поясняют временные диаграммы (рис. 3.2) и таблица мультиплексора (рис. 3.3).
а0 а1 а2
а b c
a b c
0 0 0 1 0 0 0 1 0
1 0 0 1 0 0 0 0 1
0 1 0 0 1 0 0 0 1
1 1 0 0 1 0 1 0 0
0 0 1 0 0 1 1 0 0
1 0 1 0 0 1 0 1 0
Рис. 3.3 Таблица мультиплексора управляемого выпрямителя
Схема функционирует циклически в течение периода Т выпрямления трехфазного напряжения,
состоящего из 6 тактов. Синхронизацию схемы осуществляет формирователь импульсов В за счет
сравнения пульсирующего напряжения на выходе трехфазного мостового выпрямителя с частотой 6ω
с
и
постоянной амплитудой порогового напряжения (см. рис. 3.2, а). На выходе В формируются
прямоугольные импульсы с частотой 6ω
с
за период (рис. 3.2, б). Фронтом синхронизирующего
импульса частоты F
m
запускается таймер ПТ (рис. 3.2, ж), на выходе которого появляются
управляющие импульсы (рис. 3.2, з) длительностью τ
i
. Счетчик СА по линейному закону изменяет
адреса М кодом N
j
(рис. 3.2, в) и распределяет τ
i
ПТ на управляющие входы
{
}
cbacba ,,,,, тиристоров УВ
(рис. 3.2, г – е) в соответствии с таблицей мультиплексора (рис. 3.3). При этом импульсы τ
i
декодируются по интервалам τ
j
в импульсы τ
ij
задержки включения тиристоров УВ, что соответствует
регулированию амплитуды за счет управления фазой на угол γ (рис. 3.2, а).
Схема выпрямителя-формирователя импульсов В (рис. 3.4) состоит из последовательного включения
трехфазного моста на диодах VD1 – VD6, регулируемого фильтра на RC-цепочке и компаратора на
логическом элементе сравнения. Примеры выполнения декодера, включающего последовательное
включение СА и М, приведены на рис. 3.5 при использовании регистра и коммутатора (рис. 3.5, а) или
счетчика и мультиплексора (рис. 3.5, б).
Программируемый таймер с
коэффициентом деления N
max
= 256
может быть реализован в базисе СИС
на счетчике 564ИЕ55, в базисе БИС на
микросхеме К580ВВ55 или на ПЛМ
серии К1800ВР8.
Компьютерный канал управления
напряжением можно конструировать не
только в комбинаторной и матричной
логике с симметричной архитектурой
С
=
R
+
1
5
3
6 4
2
VD1 # VD6
A
B
C
F
m
. 3.4  - 

Страницы