ВУЗ:
Составители:
48
голосование по принципу ―два из трѐх‖). Если значение, принятое в
первом такте, не равно 0, то блок управления приемом вновь
возвращается к поиску перехода из 1 в 0. Этот механизм обеспечивает
подавление ложных (сбойных) старт-бит. Истинный старт-бит
сдвигается в регистре приѐмника, и продолжается приѐм остальных
бит посылки. Блок управления приѐмом сформирует сигнал Загрузка
буфера, установит RB8 и флаг RI только в том случае, если в
последнем такте сдвига выполняются два условия: бит RI = 0, и либо
SM2 = 0, либо принятый стоп-бит равен 1. Если одно из этих двух
условий не выполняется, то принятая последовательность бит теряется.
В это время вне зависимости от того, выполняются указанные условия
или нет, блок управления приѐмом вновь начинает отыскивать переход
из 1 в 0 на входе RXD.
Синхр ПЕР
Посылка
Данные
Сдвиг
TXD
Старт-
бит
D0 D1 D2 D3 D4 D5 D6 D7
Стоп-бит
TI
Запись в буфер
S1P1
Передача
Синхр ПР
RXD
Старт-
бит
D0 D1 D2 D3 D4 D5 D6 D7
Стоп-
бит
RI
Запись в буфер
Приѐм
СБР счѐтчика (модуль 16)
Детектор бит
Сдвиг
Рис. 16. Временная диаграмма работы UART в режиме 1
Страницы
- « первая
- ‹ предыдущая
- …
- 46
- 47
- 48
- 49
- 50
- …
- следующая ›
- последняя »
