Разработка цифровых устройств на ПЛИС. Гурин Е.И - 10 стр.

UptoLike

ВУЗ: 

ПГУ | Пенза

Составители: 

Рубрика: 

10
signal ct: std_logic_vector(3 downto 0):=x"0";
begin
process (clk) begin
if clk='1' and clk'event then
if e='1' then
ct <= ct+1;
end if;
end if;
end process;
q <= ct;
end Behavioral;
Рис. 1-6. Задание временных параметров синхросигнала. 
signal ct: std_logic_vector(3 downto 0):=x"0";

begin

process (clk) begin
     if clk='1' and clk'event then
          if e='1' then
             ct <= ct+1;
          end if;
     end if;
end process;

q <= ct;

end Behavioral;




        Рис. 1-6. Задание временных параметров синхросигнала.




                                    10

Страницы