ВУЗ:
Составители:
Рубрика:
25
− регистровые ЗУ , встраиваемые в процессор для уменьшения числа обра-
щений к другим уровням памяти ;
− кэш–память для хранения копий информации в операциях обмена;
− основная память – оперативные (ОЗУ), постоянные (ПЗУ) и полупостоян-
ные (ППЗУ) ЗУ , работающие непосредственно с процессором ;
− специализированные ЗУ , (ассоциативные, видеопамять и т. п .).
Наиболее разработаны адресные ЗУ основной памяти – ОЗУ (RAM) и ПЗУ
(ROM), структура которых состоит из двух частей – накопителя и схем управле-
ния (периферии). Накопитель представляет прямоугольную матрицу запоми-
нающих элементов (ЗЭ ), к которым подключены адресные (АШ
х
, АШ
y
) и раз-
рядные (РШ
i
) шины . При подаче напряжения на пару адресных шин АШ
х
, АШ
y
к
разрядной шине РШ
i
подключается ЗЭ с уникальным адресом , в который записы -
вается или из которого считывается бит информации.
Запоминающие элементы ЗУ бывают статического (с источником пита-
ния) и динамического (без питания) типа (рис. 3.7 а,б). Статический ЗЭ на n-
МДП транзисторах (рис. 3.7 а) представляет собой классическую структуру RS–
триггера (Т
1
, Т
2
, Т
5
, Т
6
), динамический (конденсаторный) ЗЭ (рис. 3.8 б) значи-
тельно проще, хотя с течением времени конденсатор неизбежно теряет свой за -
ряд , так что хранение данных требует их периодической регенерации (через не-
сколько миллисекунд ).
Рис. 3.8. Запоминающие элементы статического (а) и динамического (б)
типа на n-МДП транзисторах
3.5. Задания для самостоятельного проектирования логических уст -
ройств П–типа
3.5.1. На основе триггера Т
1
в произвольной элементной базе определить
структурную схему триггера Т
2
(номера вариантов приведены в табл. 3.3):
Таблица 3.3.
T
1
\ T
2
D T RS
RS
JK DV
T 1 – 2 3 4 5
RS 6 7 – 8 9 10
RS
11 12 13 – 14 15
JK 16 17 18 19 – 20
DV 21 22 23 24 25 –
АШ
Т
1
Т
3
Т
4
Т
5
Т
6
Т
2
И
С
РШ
1
РШ
0
а)
б)
С
Э
РШ
АШ
25 − регистров ы е ЗУ , в страив аемы е в п роц ессор д ля уменьш ения числа обра- щ ений кд ругим уров ням п амяти; − кэш –п амять д ля хранения коп ий информац ии в оп ерац иях обмена; − основ ная п амять – оп ератив ны е (О ЗУ ), п остоянны е (П ЗУ ) и п олуп остоян- ны е (П П ЗУ ) ЗУ , работаю щ ие неп осред ств еннос п роц ессором; − сп ец иализ иров анны е ЗУ , (ассоц иатив ны е, в ид еоп амять и т.п .). Н аиболее раз работаны ад ресны е ЗУ основ ной п амяти – О ЗУ (RAM) и П ЗУ (ROM), структуракоторы х состоит изд в ух частей – накоп ителя и схем уп рав ле- ния (п ериферии). Н акоп итель п ред став ляет п рямоугольную матриц у з ап оми- наю щ их э лементов (ЗЭ ), к которы м п од клю чены ад ресны е (А Ш х, А Ш y ) и раз - ряд ны е (РШ i) ш ины . П ри п од аче нап ряжения нап аруад ресны х ш ин А Ш х, А Ш y к раз ряд ной ш ине РШ i п од клю чается ЗЭ с уникальны м ад ресом, в которы й з ап исы - в ается или изкоторогосчиты в ается битинформац ии. Зап оминаю щ ие э лементы ЗУ бы в аю т статического (с источником п ита- ния) и д инамического(безп итания) тип а (рис. 3.7 а,б). Статический ЗЭ на n- М Д П транз исторах (рис. 3.7 а) п ред став ляет собой классическую структуруRS– триггера(Т 1, Т 2, Т 5 , Т 6 ), д инамический (конд енсаторны й) ЗЭ (рис. 3.8 б) значи- тельноп рощ е, хотя с течением в ремени конд енсатор неиз бежнотеряет св ой з а- ряд , так чтохранение д анны х требует их п ериод ической регенерац ии (черезне- сколькомиллисекунд ). а) И С б) РШ 0 РШ 1 РШ Т 5 Т 6 СЭ Т 3 Т 4 АШ Т 1 Т 2 АШ Рис. 3.8. Зап оминаю щ ие элементы статического(а) и д инамического(б) тип анаn-М Д П транзисторах 3.5. Задани я дл я самост оя т е л ьного прое кт и ров ани я л оги че ски х у ст - ройст в П –т и па 3.5.1. Н а основ е триггера Т 1 в п роиз в ольной э лементной баз е оп ред елить структурную схемутриггераТ 2 (номерав ариантов п рив ед ены в табл. 3.3): Т аблиц а3.3. T1 \ T2 D T RS RS JK DV T 1 – 2 3 4 5 RS 6 7 – 8 9 10 RS 11 12 13 – 14 15 JK 16 17 18 19 – 20 DV 21 22 23 24 25 –
Страницы
- « первая
- ‹ предыдущая
- …
- 23
- 24
- 25
- 26
- 27
- …
- следующая ›
- последняя »