Описание проектов СБИС с использованием языка VHDL. Коноплев Б.Г - 4 стр.

UptoLike

ВУЗ: 

ТТИ ЮФУ | Таганрог

Составители: 

Рубрика: 

4
множества входных данных для различных программ обработки частично пере-
крываются. Этот подход позволяет сократить время подготовки исходных дан-
ных, а также снизить вероятность ошибки при вводе больших массивов данных.
Примером общего языка описания проектов СБИС является VHDL
(VHSIC Hardware Description Language - язык описания аппаратуры на базе
сверхскоростных интегральных схем), являющийся формальной записью,
предназначенной для описания функции и логической организации цифровых
систем. Функция системы определяется как преобразование значений на входах
в значения на выходах, причем время в этом преобразовании задается явно.
Организация системы задается перечнем связанных компонентов.
Язык VHDL в настоящее время используется в качестве междуна-
родного стандарта описания вычислительных систем (ВС) любого уровня
сложности (микросхема, плата, блок, устройство, ЭВМ, комплекс).
Язык описания VHDL может быть использован на всех этапах разработки
электронных систем: проектирование, верификация, синтез и тестирование
аппаратуры, передача данных о проекте.
1. ПЕРВИЧНАЯ АБСТРАКЦИЯ ЯЗЫКА VHDL
Объект проекта (entity) представляет собой описание компоненты проек-
та, имеющей заданные входы и выходы и выполняющей определенную функ-
цию. Объект проекта может представлять всю проектируемую систему, некото-
рую подсистему, устройство, узел, стойку, плату, кристалл, макроячейку, логи-
ческий элемент и т.п.
В описании объекта проекта можно использовать компоненты, которые, в
свою очередь, могут быть описаны как самостоятельные объекты проекта более
низкого уровня. Таким образом, каждый компонент объекта проекта может
быть связан с объектом проекта более низкого уровня. В результате такой де-
композиции проекта пользователь строит иерархию объектов проекта, пред-
ставляющих весь проект в целом. Такая совокупность объектов проекта называ-
ется иерархией проекта (design hierarchy).
Каждый объект проекта состоит, как минимум, из двух различных типов
описаний: описания интерфейса и одного или более архитектурных тел.
Интерфейс описывается в объявлении объекта проекта (entity declaration)
и определяет только входы и выходы.
Для описания поведения объекта или его структуры служит архитектур-
ное тело (architecture body).
Для задания объектов, использованных при создании проекта, применяет-
ся объявление конфигурации (configuration declaration).
В языке VHDL предусмотрен механизм пакетов для часто используемых
описаний, констант, типов, сигналов. Эти описания помещаются в объявлении
пакета (package declaration).

Страницы