Схемотехника цифровых, аналого-цифровых и цифро-аналоговых устройств. Корнев Е.А. - 14 стр.

UptoLike

ВУЗ: 

ОГУ | Оренбург

Составители: 

Рубрика: 

14
Рисунок 1.10 - Схема для измерения постоянных времени
1.10 Определение среднего времени распространения логического
сигнала
1.10.1 Определение среднего времени задержки распространения сигнала
D осуществите, собрав схему рисунка 1.11. Для этого выберите микросхему,
содержащую не мене 3
х
логических элементов.
Рисунок 1.11 - Схема измерения среднего времени задержки распростра-
нения сигнала
Устройство на 3
х
логических элементах с обратной связью будет гене-
рировать непрерывную последовательность логических сигналов с периодом Т
и скажностью, равной 2, за счет фазового сдвига выходного сигнала схемы от-
носительно входного, обусловленного временем задержки распространения
сигнала и трехкратным переворотом фазы сигнала инверторами.
Среднее время задержки распространения сигнала D одного элемента
схемы рассчитывается по формуле:
3
2/
2
)(
1001
T
tt
D =
+
= ,
где: T- период генерируемых сигналов;
t
01
- среднее время задержки одного логического элемента при переходе
из состояния 0 в состояние 1;
t
10
- среднее время задержки одного логического элемента при переходе из
состояния 1 в состояние 0. 
     Рисунок 1.10 - Схема для измерения постоянных времени

     1.10 Определение среднего времени распространения логического
сигнала
     1.10.1 Определение среднего времени задержки распространения сигнала
D осуществите, собрав схему рисунка 1.11. Для этого выберите микросхему,
содержащую не мене 3х логических элементов.




     Рисунок 1.11 - Схема измерения среднего времени задержки распростра-
нения сигнала

       Устройство на 3х логических элементах с обратной связью будет гене-
рировать непрерывную последовательность логических сигналов с периодом Т
и скажностью, равной 2, за счет фазового сдвига выходного сигнала схемы от-
носительно входного, обусловленного временем задержки распространения
сигнала и трехкратным переворотом фазы сигнала инверторами.
       Среднее время задержки распространения сигнала D одного элемента
схемы рассчитывается по формуле:

                                      (t 01 + t10 ) T / 2
                                 D=                =      ,
                                            2        3

      где: T- период генерируемых сигналов;
      t01 - среднее время задержки одного логического элемента при переходе
из состояния 0 в состояние 1;
      t10 - среднее время задержки одного логического элемента при переходе из
состояния 1 в состояние 0.



                                                                           14

Страницы