ВУЗ:
Составители:
Рубрика:
40
истинности, второй член ко второй и т.д. Сходным образом для функции P
первый член принадлежит третей строке, второй- пятой и так до седьмой.
Уравнения 5 и 6 поддаются оптимизации, в результате которой получается
_ _ _
Si = AiPi ^ BiPi ^ Pi-1Pi ^ AiBiPi-1 (9-7)
Pi = BiPi-1 ^ AiPi-1 ^ AiBi (9-8)
Легко убедится, что оба уравнения удовлетворяют таблице истинности,
как и уравнения 5 и 6. Это следует прямо из данных таблицы истинности, а
именно из того, что Pi=1, если по меньшей мере на двух входах из трёх
присутствует 1. Так же можно показать отсутствие в уравнении 8 члена AiBiPi,
характеризующего последнюю строку таблицы истинности, т.к. Достаточно
двум его членам быть равными 1.
В микросхемах-сумматорах в качестве базового узла используется
сумматор, логическая структура которого реализована на основе формул 7 и 8.
Как уже говорилось, суммирование многоразрядных чисел может быть
последовательное либо параллельное. При последовательном вводе
используется один, общий для всех разрядов полный сумматор с
дополнительной цепью задержки. Оба слагаемых кодируются
последовательностями импульсов, которые синхронно вводятся в сумматор
через входы A и B, начиная с младших разрядов. Цепь задержки обеспечивает
хранение импульса переноса Pi+1 на время одного такта, т.е. до прихода пары
слагаемых следующего разряда, с которыми он будет просуммирован. Задержку
обеспечивает D-триггер (триггер задержки). Для хранения и ввода слагаемых А
и В, а так же для преобразования последовательного кода выходных импульсов
в параллельный применяют регистры сдвига. Работа регистров и схемы
задержки синхронизируется общим генератором тактовых импульсов.
Достоинство последовательных сумматоров – малые аппаратные затраты.
К недостаткам их следует отнести сравнительно невысокое быстродействие,
поскольку одновременно суммируется лишь пара слагаемых.
Принцип действия n-разрядного параллельного сумматора с
последовательным переносам следующий. Число сумматоров равно числу
разрядов. Выход переноса P каждого сумматора соединен со входом переноса
следующего, более старшего разряда. На входе переноса сумматора первого
разряда установлен потенциал U0, поскольку сигнал переноса сюда не
поступает. Слагаемые Ai и Bi складывается во всех разрядах одновременно, а
перенос P поступает с окончанием операций сложения в предыдущем разряде.
Быстродействие многоразрядных сумматоров подобного вида ограничено
задержкой переноса, т.к. формирование сигнала переноса на выходе старшего
разряда не может произойти до тех пор, пока сигнал переноса с младшего
разряда не распространится по всей системе.
Время переноса можно уменьшить, вводя параллельный перенос, для чего
используются специальные узлы – блоки ускоренного (сквозного) переноса. Их
принцип заключается в том, что для каждого двоичного разряда дополнительно
находятся два сигнала : образование переноса G и его распространение H. Эти
функции определяются следующим образом :
Gi = AiBi (9-9); Hi=Ai^Bi (9-10)
Страницы
- « первая
- ‹ предыдущая
- …
- 38
- 39
- 40
- 41
- 42
- …
- следующая ›
- последняя »
