Организация микропроцессорных систем. Учебное пособие. Могнонов П.Б. - 63 стр.

      В ОМЭВМ предусмотрена возможность расширения внутренней памяти данных до
320 путем подключения микросхем ОЗУ. Обращение к внешней памяти данных
осуществляется с помощью команд МОVX @R,А; МОVX А,@R. Обмен информацией с
внешним ОЗУ стробируется сигналами WR и RD и производится через шину данных (порт
Р0) ОМЭВМ.

                                 4.2.4. Каналы ввода-вывода

      Каналы ввода-вывода служат для организации обмена информацией ОМЭВМ с
внешними устройствами. В ОМЭВМ имеется 27 линий ввода-вывода, 24 из которых
объединены в три 8-разрядных порта Р0, Р1, Р2. Порты Р1, Р2 в режиме вывода обладают
возможностью фиксации данных в так называемых триггерах-защелках. Эти данные
статически присутствуют на выводах порта и могут быть изменены только новой выдачей по
команде OUTL. Каждая выдача сопровождается занесением данных в защелку порта. В
состоянии ввода входная информация не изменяет состояния защелок. При использовании
портов Р1 и Р2 в качестве входов необходимо до подачи входной информации линии портов
установить в состояние высокого уровня, выдав на порт байт единиц. В это состояние
выводы портов устанавливаются также после подачи сигнала SR . Возможна произвольная
смешанная настройка линий портов Р1 и Р2, когда одни линии порта работают на ввод, а
другие - на вывод. Для настройки линии на режим ввода необходимо в триггер-защелку этой
линии записать "1". Вводимые данные должны присутствовать на линиях порта до тех пор,
пока не будут программно прочитаны. Электрическая схема одной из линий портов Р1 и Р2
показана на рис.4.6.
      Устройство В1 предназначено для передачи содержимого защелки (D-триггер) на
внутреннюю шину данных для дальнейшей модификации по командам ОRL РR,#DATA или
АNL РR,#DATA.
      Устройство В2 обеспечивает передачу входной информации порта на внутреннюю
шину данных при выполнении команд, осуществляющих ввод информации с выводов порта.

                                                                               +5B

                           O R L PR ,#D A T A   B1
                           A N D PR ,#D A T A



                           В нутренняя                                         R1
                           ш ина
                                                D         Q         И   V T1
                                                D -триггер

                                                C LC Q   Q

                             Запись
                                                                                P1,P2
                            Ч тение
                                                                        V T2
                                                B2

                                                         В ходной
                                                          буф ер




                       Рис.4.6. Схема одной из линий портов Р1 и Р2

       Устройство И обеспечивает включение транзистора VТ1 на время tCУ /6 при
изменении содержимого защелки (D-триггер) с "0" на "1" для формирования фронта
нарастания сигнала на выводах порта. После выключения транзистора VТ1 уровень
логической единицы поддерживается на выходе порта с помощью резистора R1.
Сопротивление открытого транзистора VT1 составляет приблизительно 5кОм,
сопротивление резистора R1 - около 50кОм. Время tсу определяется по следующей формуле:
                                         tCУ = 15/fBQ1,
где fBQ1 - частота тактовых сигналов ОМЭВМ, мГц.