ВУЗ:
Составители:
Рубрика:
Система Microware Office (фирма AWR) обеспечивает решение задач моделирования при проекти-
ровании высокочастотных интегральных и монолитных СВЧ-микросхем, антенн, СВЧ согласующих це-
пей и фильтров, усилителей, смесителей и др. Модули пакета написаны на языке С++ и позволяют ин-
тегрировать в себя новые методы моделирования.
Система Genesys (фирма EAGLEWARE) обеспечивает высокоскоростное моделирование радиочас-
тотных цепей и других элементов, по описанию моделирующего устройства позволяет синтезировать
его топологию и представлять трехмерную анимационную картину распределения токов по проводни-
кам. Пользовательский интерфейс системы полностью совпадает со стандартным интерфейсом ПО
фирмы
Microsoft.
К настоящему времени различными фирмами создано большое число программ автоматизированного
проектирования в электронике (САПР-Э или ЕСАD – Electronic Computеr Aided Desing) ECAD, разли-
чающихся типами выполняемых проектных процедур и ориентацией на те или иные разновидности ра-
диоэлектронных изделий [3]. Динамичное развитие радиоэлектроники предъявляет все более жесткие
требования к САПР по эффективности и разносторонности выполняемых функций. В результате процесс
обновления состава программного обеспечения в САПР происходит весьма динамично.
Как и в других отраслях промышленности, связанных с созданием сложной продукции, в радио-
электронике используют многоуровневые представления проектируемых систем, и соответственно имеет
место специализация предприятий по номенклатуре создаваемых изделий. Одни предприятия могут
специализироваться на производстве микросхем, другие – на выпуске процессорных и интерфейсных
плат, третьи занимаются сборкой приборов или их встраиванием в технологические, транспортные и
другие системы. Очевидно, что использование продукции одного предприятия в изделиях другого, не
зависимого от первого, требует, чтобы модели изделий и языки их представления соответствовали при-
нятым стандартам. Основными HDL (Hardware Design Language – язык программирования аппаратуры)
языками, используемыми в современных ЕСAD при функционально-логическом проектировании, начи-
ная с описания алгоритмов и кончая представлениями логических схем, являются VHDL и Verilog. Эти
языки предназначены для моделирования электронных схем на уровнях вентильном, регистровых пере-
дач, корпусов микросхем. Поэтому эти языки можно назвать языками сквозного функционально-
логического проектирования.
Кроме языков VHDL и Verilog в ЕСAD находит применение ряд других языков. Среди них прежде
всего следует назвать форматы ЕDIF (Electronic Desing Interchange Format) и CIF (Caltech Intermediate
Format). EDIF используют для описания топологии СБИС или списков цепей печатных плат. Он удобен
для передачи данных, включающих списки соединений, параметры СБИС или печатных плат, специфи-
кации тестовых наборов, результаты моделирования и т.п. Формат CIF применяют при передаче проек-
та, представленного на уровне геометрических примитивов и управляющих данных, в производство.
Проектирование СБИС является многоуровневым, каждый уровень характеризуется своим математи-
ческим обеспечением, используемым для моделирования и анализа схем. Выделяют уровни системный,
регистровый (RTL – Register Transfer Level), называемый также уровнем регистровых передач, логиче-
ский, схемотехнический, приборно-техно-логический (компонентный). Общее название для регистрового
и логического уровней – уровень функционально-логический. Преобладает нисходящий стиль функ-
ционально-логического проектирования, при котором последовательно выполняются процедуры уровней
системного, RTL и логического. В этих процедурах широко используются ранее принятые унифициро-
ванные решения, закрепленные в библиотеках функциональных компонентов, например сумматоров,
мультиплексоров, регистров и т.п. Эти библиотеки разрабатываются с помощью процедур схемотехниче-
ского и компонентного проектирования вне маршрутов проектирования конкретных СБИС.
После получения результатов схемного проектирования приступают к конструкторско-
технологическому проектированию, синтезу тестов и окончательной верификации принятых проектных
решений. Укрупненная типичная последовательность проектных процедур на маршруте проектирования
СБИС показана на рис. 9.
Верхний иерархический уровень называют системным, архитектурным или поведенческим. По-
следнее название связано с тем, что на этом уровне оперируют алгоритмами, подлежащими реализации
в СБИС, которые выражают поведенческий аспект проектируемого изделия. Алгоритмы, как правило,
представляются на языках проектирования аппаратуры (HDL). Далее на системном уровне формулиру-
ют требования к функциональным и схемным характеристикам, определяют общую архитектуру по-
строения СБИС, выделяют операционные (datapath) и управляющие (FSM – Finite State Machine) блоки.
Страницы
- « первая
- ‹ предыдущая
- …
- 37
- 38
- 39
- 40
- 41
- …
- следующая ›
- последняя »
