Измерительно-вычислительные комплексы (канал общего пользования). Петросьянц В.В. - 102 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

101
AEN ( разрешение адреса). Этот сигнал выдается контроллером ПДП и
указывает, что идет выполнение цикла прямого доступа к памяти. Обычно он
служит для блокировки логики декодирования порта ВВ во время цикла прямо-
го доступа к памяти. Это необходимо для того, чтобы адрес прямого доступа к
памяти не был случайно использован в качестве адреса ВВ. Такая ситуация, в
принципе, может возникнуть, поскольку управляющие линии IOR и IOW могут
переходить в активное состояние во время цикла ПДП.
OSC (сигналы задающего генератора), CLOCK. OSC - высокочастотный
системный синхросигнал с периодом повторения 70 нс (частота 14,31818 МГц)
и коэффициентом заполнения 0,5. Частота сигнала CLOCK равна 1/3 частоты
задающего генератора (4,77 МГц). Она является рабочей частотой микропро-
цессора Intel 8088. Сигнал CLOCK имеет период повторения 210 нс и коэффи-
циент заполнения 0,33.
IRQ2-IRQ7 ( запросы на прерывание). Устройства ввода-вывода исполь-
зуют шесть линий ввода для генерирования запросов на прерывание, направ-
ляемых процессору 8088. Этим запросам присваиваются определенные приори-
теты (IRQ2 задает высший приоритет). Запрос на прерывание генерируется пу-
тем выдачи высокого логического уровня на линию IRQ и поддержания его до
тех пор, пока прием этого сигнала не будет подтвержден процессором. По-
скольку сигнал подтверждения прерывания (INTA), выдаваемый процессором,
не появляется на системной шине, подтверждение обычно поступает по одной
из линий порта ВВ, для чего используется команда OUT, выдаваемая подпро-
граммой обработки прерываний.
I/O CH RDY (готовность канала ВВ).
Этот входной сигнал используется для инициирования периодов ожидания,
с помощью которого увеличивается длительность шинных циклов микропроцес-
сора при работе с "медленным" запоминающим и внешними устройствами.
CKCHI/O (проверка канала ВВ).
Этот сигнал с активным низким уровнем служит для "информирования" 
     AEN ( разрешение адреса). Этот сигнал выдается контроллером ПДП и
указывает, что идет выполнение цикла прямого доступа к памяти. Обычно он
служит для блокировки логики декодирования порта ВВ во время цикла прямо-
го доступа к памяти. Это необходимо для того, чтобы адрес прямого доступа к
памяти не был случайно использован в качестве адреса ВВ. Такая ситуация, в
принципе, может возникнуть, поскольку управляющие линии IOR и IOW могут
переходить в активное состояние во время цикла ПДП.
     OSC ( сигналы задающего генератора), CLOCK. OSC - высокочастотный
системный синхросигнал с периодом повторения 70 нс (частота 14,31818 МГц)
и коэффициентом заполнения 0,5. Частота сигнала CLOCK равна 1/3 частоты
задающего генератора (4,77 МГц). Она является рабочей частотой микропро-
цессора Intel 8088. Сигнал CLOCK имеет период повторения 210 нс и коэффи-
циент заполнения 0,33.
     IRQ2-IRQ7 ( запросы на прерывание). Устройства ввода-вывода исполь-
зуют шесть линий ввода для генерирования запросов на прерывание, направ-
ляемых процессору 8088. Этим запросам присваиваются определенные приори-
теты (IRQ2 задает высший приоритет). Запрос на прерывание генерируется пу-
тем выдачи высокого логического уровня на линию IRQ и поддержания его до
тех пор, пока прием этого сигнала не будет подтвержден процессором. По-
скольку сигнал подтверждения прерывания (INTA), выдаваемый процессором,
не появляется на системной шине, подтверждение обычно поступает по одной
из линий порта ВВ, для чего используется команда OUT, выдаваемая подпро-
граммой обработки прерываний.
     I/O CH RDY (готовность канала ВВ).
     Этот входной сигнал используется для инициирования периодов ожидания,
с помощью которого увеличивается длительность шинных циклов микропроцес-
сора при работе с "медленным" запоминающим и внешними устройствами.
     I/O CH CK (проверка канала ВВ).
     Этот сигнал с активным низким уровнем служит для " информирования"


                                    101

Страницы