ВУЗ:
Составители:
106
Затем время периода Т2 в активное состояние переключается сигнал
IOW
, ко-
торый указывает выбранному выходному порту, что ему следует считать со-
держимое шины данных. Далее в течение этого же периода процессор 8088 вы-
водит на шину данные, которые должны поступать на выходной порт.
В начале периода Т4 сигнал
IOW
переходит в неактивное состояние и
процессор 8088 удаляет данные с шины.
На рисунке 43 приводится информация о временных соотношениях в ви-
де данных для наихудшего случая по максимуму и минимуму. Следовательно,
эти данные справедливы для всех условий нагрузки шины и всех уровней на-
пряжений питания в пределах заданных данных.
3.3. Буферизация и декодирование содержимого шины
На основе схемы буферизации реализованы шина буферизированных данных,
ВDО-ВВ7, адресная шина, ВА0-ВА9 и ряд линий управляющих сигналов:
BOIR
,
BIOW
, BRESET DRV, BCLOCK (рис. 44). Обозначения всех приведенных на рисун-
ке 44 сигналов начинаются с буквы В, означающей, что сигнал буферизован. Схема
декодирования генерирует 32 сигнала выбора портов, Е0-Е31 (ОЗООН-031FH).
Два буфера с тремя состояниями (74LS244) служат для буферизации разря-
дов А0-А9 адресной шины и требуемых управляющих сигналов. Для отображения
адресов 32 портов на нужную область адресного пространства содержимое адрес-
ных разрядов ВА5-ВА9 сравнивается с фиксированным значением ОЗН (00011) на
компараторе 74LS688, который вырабатывает разрешающий сигнал ВВ (
IOA
) для
микросхем дешифраторов. Сигнал выбора платы отпирает шинный приемопере-
датчик (74LS245), а также разрешает последующее декодирование адресных разря-
дов А0-А4. Это декодирование реализуется путем использования двух декодеров
типа "4 в 16" (74LS154). Сигнал BIOR задает направление передачи данных в шин-
ном приемопередатчике. Как и сигнал разрешения ИС, сигнал разрешения адреса
(AEN) служит для блокировки компаратора, так что во время шинного цикла при
прямом доступе к памяти нельзя обращаться ни к одному порту ВВ.
Затем время периода Т2 в активное состояние переключается сигнал IOW , ко- торый указывает выбранному выходному порту, что ему следует считать со- держимое шины данных. Далее в течение этого же периода процессор 8088 вы- водит на шину данные, которые должны поступать на выходной порт. В начале периода Т4 сигнал IOW переходит в неактивное состояние и процессор 8088 удаляет данные с шины. На рисунке 43 приводится информация о временных соотношениях в ви- де данных для наихудшего случая по максимуму и минимуму. Следовательно, эти данные справедливы для всех условий нагрузки шины и всех уровней на- пряжений питания в пределах заданных данных. 3.3. Буферизация и декодирование содержимого шины На основе схемы буферизацииреализованышина буферизированныхданных, ВDО-ВВ7, адресная шина, ВА0-ВА9 и ряд линий управляющих сигналов: BOIR , BIOW , BRESET DRV, BCLOCK рис. ( 44). Обозначениявсех приведенныхна рисун- ке 44 сигналов начинаютсяс буквы В, означающей, что сигнал буферизован. Схема декодированиягенерирует32 сигналавыборапортов, Е0-Е31 (ОЗООН-031FH). Два буфера с тремя состояниями (74LS244) служат для буферизации разря- дов А0-А9 адресной шины и требуемых управляющих сигналов. Для отображения адресов 32 портов на нужную область адресного пространства содержимое адрес- ных разрядов ВА5-ВА9 сравнивается с фиксированным значением ОЗН (00011) на компараторе 74LS688, который вырабатывает разрешающий сигнал ВВ ( IOA ) для микросхем дешифраторов. Сигнал выбора платы отпирает шинный приемопере- датчик (74LS245), а также разрешает последующее декодирование адресных разря- дов А0-А4. Это декодирование реализуется путем использования двух декодеров типа "4 в 16" (74LS154). Сигнал BIOR задает направление передачи данных в шин- ном приемопередатчике. Как и сигнал разрешения ИС, сигнал разрешения адреса (AEN) служит для блокировки компаратора, так что во время шинного цикла при прямом доступе к памяти нельзя обращаться ни к одному порту ВВ. 106
Страницы
- « первая
- ‹ предыдущая
- …
- 105
- 106
- 107
- 108
- 109
- …
- следующая ›
- последняя »