Измерительно-вычислительные комплексы (канал общего пользования). Петросьянц В.В. - 105 стр.

     Для правильного взаимодействия любого интерфейса с интерфейсом IBM
PC необходимо обеспечение совместимости временного распределения его ра-
боты с аналогичными параметрами системной шины. Во временных диаграм-
мах и таблицах, приведенных на рисунке 43, представлена детальная информа-
ция о временном распределении шинных циклов записи и чтения ВВ.
     Шинный цикл обычно состоит из четырех рабочих периодов дли-
тельностью Т (машинный такт), однако компьютер автоматически вводит в этот
цикл дополнительный период ожидания (TW). Таким образом, в компьютере
весь шинный цикл ВВ содержит как минимум пять периодов Т, т.е. его дли-
тельность равна примерно 1,05 мкс.
     Шинный цикл может быть дополнительно увеличен путем регулирования
длительности сигнала готовности (10 СН RDY) на системной шине. Выводы
А16 - А19 адресной шины компьютера не переводятся в активное состояние во
время шинных циклов ВВ
     Шинный цикл чтения ВВ инициируется каждый раз, когда мик-
ропроцессор 8088 выполняет команду IN. Во время периода Т1 в активное со-
стояние переключается линия сигнала ALE, по срезу которого выдается при-
знак того, что разряды А0-А15 адресной шины со держат действительный адрес
порта ВВ. Во время периода Т2 в активное состояние переводится сигнал
управления IOR , который указывает, что отклик адресуемого входного порта
должен заключаться в выводе им своего содержимого на шину данных. В нача-
ле периода Т4 процессор считывает информацию с шины данных, а затем ли-
ния сигнала IOR переводится в неактивное состояние.
     Шинный цикл записи ВВ инициируется каждый раз, когда процессор
8088 выполняет команду OUT. Во время периода Т1 в активное состояние пе-
реводится управляющий сигнал ALE, по срезу которого выдается признак того,
что разряды А0-А15 адресной шины содержат действительный адрес порта.




                                     104