Составители:
Топология задает схему обработки цифровых сигналов. Изначально эта
схема представляется в графическом виде, похожем на электрическую
принципиальную схему. Дизайнер графических схем преобразует ее в
текстовую форму, которая уже обрабатывается компилятором. Все графические
примитивы топологии преобразуются в логические функциональные блоки.
Каждый логический функциональный блок может быть реализован одним или
несколькими функциональными блоками DPU, которые в противовес
называются физическими функциональными блоками. Каждый DPU может
реализовать функциональность целого ряда логических функциональных
блоков. Например, все сумматоры в топологии могут быть реализованы на
одном DPU типа ACCUM.
Разработана библиотека логических функциональных блоков, которая
проводит соответствие между этими блоками и DPU, на которых они будут
реализованы. Кроме этого есть библиотека драйверов DPU. Она предоставляет
компилятору метрики DPU, на базе которых реализуются логические
функциональные блоки топологии. Опираясь на эту информацию компилятор
выполняет укладку (fitting) топологии и генерирует результат укладки в
бинарном виде, который представляет собой исполняемый код процессора NL3.
Топология в бинарном виде передается драйверам DPU, работающим в MLPC.
У драйверов DPU на инструментальной машине и в MLPC не случайно
одинаковое название. Это по сути одни и те же драйверы, предоставляющие
метрики DPU и интерфейсы управления. Перечень DPU, входящих в состав
процессора NL3, является проблемно-ориентированным. Поэтому перечень
драйверов DPU в контроллере MLPC должен соответствовать перечню
драйверов DPU на инструментальной машине. Это достигается благодаря
механизму самоидентификации: процессор NL3 предоставляет информацию о
входящих в его состав DPU. По этой информации компонуются обе библиотеки
драйверов DPU.
2.3.4.2 Система неравенств, описывающая топологию DPU
Модель DPU позволяет получить метрики функциональных блоков DPU,
по которым компилятор составляет систему неравенств. В дальнейшем по этой
системе неравенств производится укладка (fitting) топологии.
В системе неравенств неизвестными являются такты цепей, соединяющих
логические блоки. Такт цепи – это такт, на котором эта цепь «срабатывает», т.е.
ее значение находится на шине данных процессора NL3. У DPU есть входные и
выходные порты. Цепи, подключенные к этим портам, называются входными и
выходными соответственно.
Система неравенств строится в несколько этапов. Сначала строятся
«общие» неравенства, присущие всем DPU.
128
Страницы
- « первая
- ‹ предыдущая
- …
- 127
- 128
- 129
- 130
- 131
- …
- следующая ›
- последняя »
