Программа итогового государственного экзамена по направлению 511600 - "Прикладные математика и физика". - 63 стр.

UptoLike

ВУЗ: 

МФТИ | Москва

Рубрика: 

Принципиальные ограничения, препятствующие увеличению числа команд
выдаваемых за такт.
10. Архитектура процессора с длинным командным словом (VLIW), и ее развитие в
архитектуру с явно заданным параллелизмом команд (EPIC). Использование
предикатов и опережающего (спекулятивного) выполнения команд по управлению
и по данным. Структурные схемы микропроцессоров «Эльбрус Е2К» СПАРК–
центра и «Itanium» фирмы Intel.
11. Многопроцессорные вычислительные системы с общей симметричной памятью и
массово-параллельные (МРР) с распределенной памятью. Классификация МРР
суперЭВМ по наличию (или отсутствию) аппаратной поддержки общей памяти и
обеспечению согласования данных (когерентности) в КЭШ ЗУ. Реализация
когерентности КЭШ на основе справочной таблицы (directory), бит-векторный и
SCI протоколы.
12. Реальная и пиковая производительности МРР суперЭВМ. Зависимость реальной
производительности от числа процессоров в МРР суперЭВМ и задержки передачи
данных между ними. Накладные расходы, связанные с созданием потоков команд,
их синхронизацией и распределением по процессорам. Барьерная и семафорная
синхронизация.
13. Трудности программирования МРР суперЭВМ, связанные с неоднородным
временем доступа к распределенной памяти и необходимостью учета нескольких
уровней в ее иерархии. Попытка преодоления этих трудностей за счет
использования одноуровневой оперативной памяти и мультипотоковой структуры
процессоров в системе Cray (Tera) MTA.
Литература
[1] Коуги П.М. Архитектура конвейерных ЭВМ. –М., Радио и связь, 1985.
[2] Хокни Р.У., Джессхоуп К.Р. Параллельные ЭВМ. Архитектура, программирование и
алгоритмы. –М., Радио и связь, 1986.
[3] Корнеев В.В., Киселев А.В. Современные микропроцессоры. –М., изд-во Нолидж,
2000 (2-е изд.).
[4] Дикарев Н.И., Шабанов Б.М. “Реальная и пиковая производительности суперЭВМ”,
Автоматизация проектирования, N 1-2, 2000, с.3-14.
[5] S. Weiss, J. Smith, Instruction Issue Logic in Pipelined Supercomputers. IEEE Trans. on
Computers, vol. 33, no. 11, pp. 1013-1022, Nov. 1984.
[6] S. Weiss, J. Smith, Power PC604 and Alpha 21064: A Tale of two RISCs. Computer, vol.
27, no. 6, pp. 46-58, June 1994.
[7] J. Smith, G. Sohi, The Microarchitecture of Superscalar Processors. Proceedings of IEEE,
vol. 83, no. 12, pp. 1609-1624, Dec. 1995.
[8] H.Shandrangpani, K. Arora, Itanium Processor Microarchitecture. IEEE Micro, vol. 20,
no. 5, pp. 24-43, Sept./Oct. 2000.
[9] J. Hennessy et al. Cache-Coherent Distributed Shared Memory: Perspectives on Its
Development and Future Challengers. Proceedings of IEEE, vol. 87, no. 3, pp. 418-429, March
1999.
[10] M. Gokhale, W. Carlson, An Introduction to Compilation Issues for Parallel Machines.
The Journal of Supercomputing, vol. 6, no. 3 / 4, pp. 283-314, 1992. 
      Принципиальные ограничения, препятствующие увеличению числа команд
      выдаваемых за такт.
  10. Архитектура процессора с длинным командным словом (VLIW), и ее развитие в
      архитектуру с явно заданным параллелизмом команд (EPIC). Использование
      предикатов и опережающего (спекулятивного) выполнения команд по управлению
      и по данным. Структурные схемы микропроцессоров «Эльбрус Е2К» СПАРК–
      центра и «Itanium» фирмы Intel.
  11. Многопроцессорные вычислительные системы с общей симметричной памятью и
      массово-параллельные (МРР) с распределенной памятью. Классификация МРР
      суперЭВМ по наличию (или отсутствию) аппаратной поддержки общей памяти и
      обеспечению согласования данных (когерентности) в КЭШ ЗУ. Реализация
      когерентности КЭШ на основе справочной таблицы (directory), бит-векторный и
      SCI протоколы.
  12. Реальная и пиковая производительности МРР суперЭВМ. Зависимость реальной
      производительности от числа процессоров в МРР суперЭВМ и задержки передачи
      данных между ними. Накладные расходы, связанные с созданием потоков команд,
      их синхронизацией и распределением по процессорам. Барьерная и семафорная
      синхронизация.
  13. Трудности программирования МРР суперЭВМ, связанные с неоднородным
      временем доступа к распределенной памяти и необходимостью учета нескольких
      уровней в ее иерархии. Попытка преодоления этих трудностей за счет
      использования одноуровневой оперативной памяти и мультипотоковой структуры
      процессоров в системе Cray (Tera) MTA.
Литература
  [1] Коуги П.М. Архитектура конвейерных ЭВМ. –М., Радио и связь, 1985.
  [2] Хокни Р.У., Джессхоуп К.Р. Параллельные ЭВМ. Архитектура, программирование и
  алгоритмы. –М., Радио и связь, 1986.
  [3] Корнеев В.В., Киселев А.В. Современные микропроцессоры. –М., изд-во Нолидж,
  2000 (2-е изд.).
  [4] Дикарев Н.И., Шабанов Б.М. “Реальная и пиковая производительности суперЭВМ”,
  Автоматизация проектирования, N 1-2, 2000, с.3-14.
  [5] S. Weiss, J. Smith, Instruction Issue Logic in Pipelined Supercomputers. IEEE Trans. on
  Computers, vol. 33, no. 11, pp. 1013-1022, Nov. 1984.
  [6] S. Weiss, J. Smith, Power PC604 and Alpha 21064: A Tale of two RISCs. Computer, vol.
  27, no. 6, pp. 46-58, June 1994.
  [7] J. Smith, G. Sohi, The Microarchitecture of Superscalar Processors. Proceedings of IEEE,
  vol. 83, no. 12, pp. 1609-1624, Dec. 1995.
  [8] H.Shandrangpani, K. Arora, Itanium Processor Microarchitecture. IEEE Micro, vol. 20,
  no. 5, pp. 24-43, Sept./Oct. 2000.
  [9] J. Hennessy et al. Cache-Coherent Distributed Shared Memory: Perspectives on Its
  Development and Future Challengers. Proceedings of IEEE, vol. 87, no. 3, pp. 418-429, March
  1999.
  [10] M. Gokhale, W. Carlson, An Introduction to Compilation Issues for Parallel Machines.
  The Journal of Supercomputing, vol. 6, no. 3 / 4, pp. 283-314, 1992.

Страницы