Разработка VHDL-описаний СБИС в подсистеме Renoir САПР FPGA Advantage. Рындин Е.А - 10 стр.

UptoLike

Составители:

Рубрика:

Эти условия и функции представлены VHDL-описаниями, помещенными в

прямоугольники, относящимися к соответствующим ребрам. Очередность про-

верки условий для различных переходов из одного состояния определяется

уровнем приоритета, задаваемым разработчиком и выводимым в виде числа в

маленьком круге, расположенном на каждом ребре. При составлении State

Diagram допускаются петли, т.е. переходы из текущего состояния в него же, со-

провождающиеся определенными действиями при определенных условиях. Со-

стояния могут быть иерархическими, т.е. текущее состояние может быть пред-

ставлено, в свою очередь, конечным автоматом более низкго уровня иерархии.

Работа конечного автомата синхронизируются тактовыми импульсами (напри-

мер, Clock). При этом важно помнить, что при входе в состояние по фронту

сигнала Clock выполняются действия, относящиеся к переходу, а при выходе -

действия, относящиеся к состоянию, из которого осуществляется выход;

Symbol - создание условного графического обозначения компонента

проекта (рис. 7).

Рис. 7. Пример условного графического обозначения Symbol

При активизации данной команды появляется окно редактора с прямоугольным

УГО без внешних выводов (портов). Условные обозначения портов расставля-

ются по периметру УГО с помощью манипулятора «мышь» при активизации

следующих команд меню: Add/Input Port - добавление входного порта,

Add/Output Port - добавление выходного порта, Add/InOut Port - добавление

двунаправленного порта. Фиксация обозначения порта на периметре УГО осу-