Разработка VHDL-описаний СБИС в подсистеме Renoir САПР FPGA Advantage. Рындин Е.А - 12 стр.

UptoLike

12
При этом введенная информация появится в верхней части основного поля диа-
логового окна. При необходимости изменить введенные данные следует в ос-
новном окне выделить с помощью «мыши» строку с требуемым параметром и в
нижних полях ввести нужные исправления, после чего нажать кнопку
«Modify». Кнопка «Remove» служит для удаления выделенной строки из списка
в основном поле. После ввода всех портов и параметров необходимо сохранить
УГО с помощью команды File/Save. Следует отметить, что при первом сохра-
нении появится диалоговое окно, в котором будет необходимо указать библио-
теку, в которой будет храниться данный компонент, а также его имя. Для ввода
содержимого нового компонента следует закрыть окно редактирования УГО,
перейти в оболочку Design Browser, раскрыть содержимое библиотеки, в кото-
рой сохранен компонент, щелчком левой кнопки «мыши» на значке «+» слева
от имени библиотеки в поле Source и дважды щелкнуть левой кнопкой на име-
ни введенного компонента. В появившемся диалоговом окне необходимо вы-
брать способ ввода содержимого компонента (структурная схема, блок-схема,
конечный автомат, таблица истинности, VHDL-описание), после чего осущест-
вляется ввод информации;
Truth Table - представление в виде таблицы истинности (рис. 9);
Рис. 9. Пример таблицы истинности Truth Table
Verilog Include, Verilog Module - описания на языке Verilog;
VHDL Architecture/Entity - VHDL-описание, включающее два обязатель-
ных модуля проекта: объявление объекта проекта Entity и архитектурное тело
Architecture Body, т.е. определяющее как интерфейс (внешние порты) проекта,
так и выполняемые функции. Кроме объявления объекта проекта и архитектур-
ного тела, в VHDL-описании могут использоваться еще три модуля проекта:
объявление конфигурации, объявление пакета и тело пакета [2, 3]. Объявление
конфигурации (Configuration Declaration) применяется для задания объектов,