Разработка VHDL-описаний СБИС в подсистеме Renoir САПР FPGA Advantage. Рындин Е.А - 16 стр.

UptoLike

Составители:

Рубрика:

Рис. 12. Пример использования рамки условного синтеза

Add/Signal - добавление сигнала. После активизации данной команды

следует навести курсор «мыши» в точку начала сигнальной линии, щелкнуть

левой кнопкой и вести курсор до точки предполагаемого окончания линии,

щелкая левой кнопкой при необходимости поворота линии. По достижении ко-

нечной точки сигнальной линии необходимо один раз щелкнуть левой кнопкой

«мыши», если конечная точка является изображением входа элемента струк-

турной схемы, и дважды щелкнуть левой кнопкой в противном случае (при

этом на конце сигнальной линии появится красный кружок). Затем необходимо

нажать правую кнопку «мыши», навести курсор на изображение линии и дваж-

ды щелкнуть левой кнопкой, после чего в диалоговом окне ввести имя сигнала

(в поле Name), тип сигнала (в поле Type, например, std_logic) и последователь-

но нажать кнопки «Apply» и «ОК». Если указанное имя сигнала уже использу-

ется в проекте, после нажатия кнопки «Apply» будет выдано соответствующее

предупреждение. Пользователь должен подтвердить или отменить указанное

назначение. Следует отметить, что в данном редакторе линии сигналов не

должны обязательно начинаться и заканчиваться на изображениях выходов и

входов элементов структурной схемы. В этом случае соединение инициализи-

руется согласованием имен отдельных отрезков линии данного сигнала. То же

относится и к шинам, которые будут описаны ниже;